drivers/net/wireless/ath/ath9k/hw.h

   1 /*
   2  * Copyright (c) 2008-2011 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #ifndef HW_H
  18 #define HW_H
  19
  20 #include <linux/if_ether.h>
  21 #include <linux/delay.h>
  22 #include <linux/io.h>
  23 #include <linux/firmware.h>
  24
  25 #include "mac.h"
  26 #include "ani.h"
  27 #include "eeprom.h"
  28 #include "calib.h"
  29 #include "reg.h"
  30 #include "phy.h"
  31 #include "btcoex.h"
  32
  33 #include "../regd.h"
  34
  35 #define ATHEROS_VENDOR_ID       0x168c
  36
  37 #define AR5416_DEVID_PCI        0x0023
  38 #define AR5416_DEVID_PCIE       0x0024
  39 #define AR9160_DEVID_PCI        0x0027
  40 #define AR9280_DEVID_PCI        0x0029
  41 #define AR9280_DEVID_PCIE       0x002a
  42 #define AR9285_DEVID_PCIE       0x002b
  43 #define AR2427_DEVID_PCIE       0x002c
  44 #define AR9287_DEVID_PCI        0x002d
  45 #define AR9287_DEVID_PCIE       0x002e
  46 #define AR9300_DEVID_PCIE       0x0030
  47 #define AR9300_DEVID_AR9340     0x0031
  48 #define AR9300_DEVID_AR9485_PCIE 0x0032
  49 #define AR9300_DEVID_AR9580     0x0033
  50 #define AR9300_DEVID_AR9462     0x0034
  51 #define AR9300_DEVID_AR9330     0x0035
  52 #define AR9300_DEVID_QCA955X    0x0038
  53 #define AR9485_DEVID_AR1111     0x0037
  54 #define AR9300_DEVID_AR9565     0x0036
  55 #define AR9300_DEVID_AR953X     0x003d
  56
  57 #define AR5416_AR9100_DEVID     0x000b
  58
  59 #define AR_SUBVENDOR_ID_NOG     0x0e11
  60 #define AR_SUBVENDOR_ID_NEW_A   0x7065
  61 #define AR5416_MAGIC            0x19641014
  62
  63 #define AR9280_COEX2WIRE_SUBSYSID       0x309b
  64 #define AT9285_COEX3WIRE_SA_SUBSYSID    0x30aa
  65 #define AT9285_COEX3WIRE_DA_SUBSYSID    0x30ab
  66
  67 #define ATH_AMPDU_LIMIT_MAX        (64 * 1024 - 1)
  68
  69 #define ATH_DEFAULT_NOISE_FLOOR -95
  70
  71 #define ATH9K_RSSI_BAD                  -128
  72
  73 #define ATH9K_NUM_CHANNELS      38
  74
  75 /* Register read/write primitives */
  76 #define REG_WRITE(_ah, _reg, _val) \
  77         (_ah)->reg_ops.write((_ah), (_val), (_reg))
  78
  79 #define REG_READ(_ah, _reg) \
  80         (_ah)->reg_ops.read((_ah), (_reg))
  81
  82 #define REG_READ_MULTI(_ah, _addr, _val, _cnt)          \
  83         (_ah)->reg_ops.multi_read((_ah), (_addr), (_val), (_cnt))
  84
  85 #define REG_RMW(_ah, _reg, _set, _clr) \
  86         (_ah)->reg_ops.rmw((_ah), (_reg), (_set), (_clr))
  87
  88 #define ENABLE_REGWRITE_BUFFER(_ah)                                     \
  89         do {                                                            \
  90                 if ((_ah)->reg_ops.enable_write_buffer) \
  91                         (_ah)->reg_ops.enable_write_buffer((_ah)); \
  92         } while (0)
  93
  94 #define REGWRITE_BUFFER_FLUSH(_ah)                                      \
  95         do {                                                            \
  96                 if ((_ah)->reg_ops.write_flush)         \
  97                         (_ah)->reg_ops.write_flush((_ah));      \
  98         } while (0)
  99
 100 #define PR_EEP(_s, _val)                                                \
 101         do {                                                            \
 102                 len += scnprintf(buf + len, size - len, "%20s : %10d\n",\
 103                                  _s, (_val));                           \
 104         } while (0)
 105
 106 #define SM(_v, _f)  (((_v) << _f##_S) & _f)
 107 #define MS(_v, _f)  (((_v) & _f) >> _f##_S)
 108 #define REG_RMW_FIELD(_a, _r, _f, _v) \
 109         REG_RMW(_a, _r, (((_v) << _f##_S) & _f), (_f))
 110 #define REG_READ_FIELD(_a, _r, _f) \
 111         (((REG_READ(_a, _r) & _f) >> _f##_S))
 112 #define REG_SET_BIT(_a, _r, _f) \
 113         REG_RMW(_a, _r, (_f), 0)
 114 #define REG_CLR_BIT(_a, _r, _f) \
 115         REG_RMW(_a, _r, 0, (_f))
 116
 117 #define DO_DELAY(x) do {                                        \
 118                 if (((++(x) % 64) == 0) &&                      \
 119                     (ath9k_hw_common(ah)->bus_ops->ath_bus_type \
 120                         != ATH_USB))                            \
 121                         udelay(1);                              \
 122         } while (0)
 123
 124 #define REG_WRITE_ARRAY(iniarray, column, regWr) \
 125         ath9k_hw_write_array(ah, iniarray, column, &(regWr))
 126
 127 #define AR_GPIO_OUTPUT_MUX_AS_OUTPUT             0
 128 #define AR_GPIO_OUTPUT_MUX_AS_PCIE_ATTENTION_LED 1
 129 #define AR_GPIO_OUTPUT_MUX_AS_PCIE_POWER_LED     2
 130 #define AR_GPIO_OUTPUT_MUX_AS_TX_FRAME           3
 131 #define AR_GPIO_OUTPUT_MUX_AS_RX_CLEAR_EXTERNAL  4
 132 #define AR_GPIO_OUTPUT_MUX_AS_MAC_NETWORK_LED    5
 133 #define AR_GPIO_OUTPUT_MUX_AS_MAC_POWER_LED      6
 134 #define AR_GPIO_OUTPUT_MUX_AS_MCI_WLAN_DATA      0x16
 135 #define AR_GPIO_OUTPUT_MUX_AS_MCI_WLAN_CLK       0x17
 136 #define AR_GPIO_OUTPUT_MUX_AS_MCI_BT_DATA        0x18
 137 #define AR_GPIO_OUTPUT_MUX_AS_MCI_BT_CLK         0x19
 138 #define AR_GPIO_OUTPUT_MUX_AS_WL_IN_TX           0x14
 139 #define AR_GPIO_OUTPUT_MUX_AS_WL_IN_RX           0x13
 140 #define AR_GPIO_OUTPUT_MUX_AS_BT_IN_TX           9
 141 #define AR_GPIO_OUTPUT_MUX_AS_BT_IN_RX           8
 142 #define AR_GPIO_OUTPUT_MUX_AS_RUCKUS_STROBE      0x1d
 143 #define AR_GPIO_OUTPUT_MUX_AS_RUCKUS_DATA        0x1e
 144
 145 #define AR_GPIOD_MASK               0x00001FFF
 146 #define AR_GPIO_BIT(_gpio)          (1 << (_gpio))
 147
 148 #define BASE_ACTIVATE_DELAY         100
 149 #define RTC_PLL_SETTLE_DELAY        (AR_SREV_9340(ah) ? 1000 : 100)
 150 #define COEF_SCALE_S                24
 151 #define HT40_CHANNEL_CENTER_SHIFT   10
 152
 153 #define ATH9K_ANTENNA0_CHAINMASK    0x1
 154 #define ATH9K_ANTENNA1_CHAINMASK    0x2
 155
 156 #define ATH9K_NUM_DMA_DEBUG_REGS    8
 157 #define ATH9K_NUM_QUEUES            10
 158
 159 #define MAX_RATE_POWER              63
 160 #define AH_WAIT_TIMEOUT             100000 /* (us) */
 161 #define AH_TSF_WRITE_TIMEOUT        100    /* (us) */
 162 #define AH_TIME_QUANTUM             10
 163 #define AR_KEYTABLE_SIZE            128
 164 #define POWER_UP_TIME               10000
 165 #define SPUR_RSSI_THRESH            40
 166 #define UPPER_5G_SUB_BAND_START         5700
 167 #define MID_5G_SUB_BAND_START           5400
 168
 169 #define CAB_TIMEOUT_VAL             10
 170 #define BEACON_TIMEOUT_VAL          10
 171 #define MIN_BEACON_TIMEOUT_VAL      1
 172 #define SLEEP_SLOP                  TU_TO_USEC(3)
 173
 174 #define INIT_CONFIG_STATUS          0x00000000
 175 #define INIT_RSSI_THR               0x00000700
 176 #define INIT_BCON_CNTRL_REG         0x00000000
 177
 178 #define TU_TO_USEC(_tu)             ((_tu) << 10)
 179
 180 #define ATH9K_HW_RX_HP_QDEPTH   16
 181 #define ATH9K_HW_RX_LP_QDEPTH   128
 182
 183 #define PAPRD_GAIN_TABLE_ENTRIES        32
 184 #define PAPRD_TABLE_SZ                  24
 185 #define PAPRD_IDEAL_AGC2_PWR_RANGE      0xe0
 186
 187 /*
 188  * Wake on Wireless
 189  */
 190
 191 /* Keep Alive Frame */
 192 #define KAL_FRAME_LEN           28
 193 #define KAL_FRAME_TYPE          0x2     /* data frame */
 194 #define KAL_FRAME_SUB_TYPE      0x4     /* null data frame */
 195 #define KAL_DURATION_ID         0x3d
 196 #define KAL_NUM_DATA_WORDS      6
 197 #define KAL_NUM_DESC_WORDS      12
 198 #define KAL_ANTENNA_MODE        1
 199 #define KAL_TO_DS               1
 200 #define KAL_DELAY               4       /*delay of 4ms between 2 KAL frames */
 201 #define KAL_TIMEOUT             900
 202
 203 #define MAX_PATTERN_SIZE                256
 204 #define MAX_PATTERN_MASK_SIZE           32
 205 #define MAX_NUM_PATTERN                 8
 206 #define MAX_NUM_USER_PATTERN            6 /*  deducting the disassociate and
 207                                               deauthenticate packets */
 208
 209 /*
 210  * WoW trigger mapping to hardware code
 211  */
 212
 213 #define AH_WOW_USER_PATTERN_EN          BIT(0)
 214 #define AH_WOW_MAGIC_PATTERN_EN         BIT(1)
 215 #define AH_WOW_LINK_CHANGE              BIT(2)
 216 #define AH_WOW_BEACON_MISS              BIT(3)
 217
 218 enum ath_hw_txq_subtype {
 219         ATH_TXQ_AC_BE = 0,
 220         ATH_TXQ_AC_BK = 1,
 221         ATH_TXQ_AC_VI = 2,
 222         ATH_TXQ_AC_VO = 3,
 223 };
 224
 225 enum ath_ini_subsys {
 226         ATH_INI_PRE = 0,
 227         ATH_INI_CORE,
 228         ATH_INI_POST,
 229         ATH_INI_NUM_SPLIT,
 230 };
 231
 232 enum ath9k_hw_caps {
 233         ATH9K_HW_CAP_HT                         = BIT(0),
 234         ATH9K_HW_CAP_RFSILENT                   = BIT(1),
 235         ATH9K_HW_CAP_AUTOSLEEP                  = BIT(2),
 236         ATH9K_HW_CAP_4KB_SPLITTRANS             = BIT(3),
 237         ATH9K_HW_CAP_EDMA                       = BIT(4),
 238         ATH9K_HW_CAP_RAC_SUPPORTED              = BIT(5),
 239         ATH9K_HW_CAP_LDPC                       = BIT(6),
 240         ATH9K_HW_CAP_FASTCLOCK                  = BIT(7),
 241         ATH9K_HW_CAP_SGI_20                     = BIT(8),
 242         ATH9K_HW_CAP_ANT_DIV_COMB               = BIT(10),
 243         ATH9K_HW_CAP_2GHZ                       = BIT(11),
 244         ATH9K_HW_CAP_5GHZ                       = BIT(12),
 245         ATH9K_HW_CAP_APM                        = BIT(13),
 246         ATH9K_HW_CAP_RTT                        = BIT(14),
 247         ATH9K_HW_CAP_MCI                        = BIT(15),
 248         ATH9K_HW_CAP_DFS                        = BIT(16),
 249         ATH9K_HW_WOW_DEVICE_CAPABLE             = BIT(17),
 250         ATH9K_HW_CAP_PAPRD                      = BIT(18),
 251         ATH9K_HW_CAP_FCC_BAND_SWITCH            = BIT(19),
 252         ATH9K_HW_CAP_BT_ANT_DIV                 = BIT(20),
 253 };
 254
 255 /*
 256  * WoW device capabilities
 257  * @ATH9K_HW_WOW_DEVICE_CAPABLE: device revision is capable of WoW.
 258  * @ATH9K_HW_WOW_PATTERN_MATCH_EXACT: device is capable of matching
 259  * an exact user defined pattern or de-authentication/disassoc pattern.
 260  * @ATH9K_HW_WOW_PATTERN_MATCH_DWORD: device requires the first four
 261  * bytes of the pattern for user defined pattern, de-authentication and
 262  * disassociation patterns for all types of possible frames recieved
 263  * of those types.
 264  */
 265
 266 struct ath9k_hw_capabilities {
 267         u32 hw_caps; /* ATH9K_HW_CAP_* from ath9k_hw_caps */
 268         u16 rts_aggr_limit;
 269         u8 tx_chainmask;
 270         u8 rx_chainmask;
 271         u8 max_txchains;
 272         u8 max_rxchains;
 273         u8 num_gpio_pins;
 274         u8 rx_hp_qdepth;
 275         u8 rx_lp_qdepth;
 276         u8 rx_status_len;
 277         u8 tx_desc_len;
 278         u8 txs_len;
 279 };
 280
 281 #define AR_NO_SPUR              0x8000
 282 #define AR_BASE_FREQ_2GHZ       2300
 283 #define AR_BASE_FREQ_5GHZ       4900
 284 #define AR_SPUR_FEEQ_BOUND_HT40 19
 285 #define AR_SPUR_FEEQ_BOUND_HT20 10
 286
 287 enum ath9k_hw_hang_checks {
 288         HW_BB_WATCHDOG            = BIT(0),
 289         HW_PHYRESTART_CLC_WAR     = BIT(1),
 290         HW_BB_RIFS_HANG           = BIT(2),
 291         HW_BB_DFS_HANG            = BIT(3),
 292         HW_BB_RX_CLEAR_STUCK_HANG = BIT(4),
 293         HW_MAC_HANG               = BIT(5),
 294 };
 295
 296 struct ath9k_ops_config {
 297         int dma_beacon_response_time;
 298         int sw_beacon_response_time;
 299         u32 cwm_ignore_extcca;
 300         u32 pcie_waen;
 301         u8 analog_shiftreg;
 302         u32 ofdm_trig_low;
 303         u32 ofdm_trig_high;
 304         u32 cck_trig_high;
 305         u32 cck_trig_low;
 306         u32 enable_paprd;
 307         int serialize_regmode;
 308         bool rx_intr_mitigation;
 309         bool tx_intr_mitigation;
 310         u8 max_txtrig_level;
 311         u16 ani_poll_interval; /* ANI poll interval in ms */
 312         u16 hw_hang_checks;
 313
 314         /* Platform specific config */
 315         u32 aspm_l1_fix;
 316         u32 xlna_gpio;
 317         u32 ant_ctrl_comm2g_switch_enable;
 318         bool xatten_margin_cfg;
 319         bool alt_mingainidx;
 320         bool no_pll_pwrsave;
 321         bool tx_gain_buffalo;
 322 };
 323
 324 enum ath9k_int {
 325         ATH9K_INT_RX = 0x00000001,
 326         ATH9K_INT_RXDESC = 0x00000002,
 327         ATH9K_INT_RXHP = 0x00000001,
 328         ATH9K_INT_RXLP = 0x00000002,
 329         ATH9K_INT_RXNOFRM = 0x00000008,
 330         ATH9K_INT_RXEOL = 0x00000010,
 331         ATH9K_INT_RXORN = 0x00000020,
 332         ATH9K_INT_TX = 0x00000040,
 333         ATH9K_INT_TXDESC = 0x00000080,
 334         ATH9K_INT_TIM_TIMER = 0x00000100,
 335         ATH9K_INT_MCI = 0x00000200,
 336         ATH9K_INT_BB_WATCHDOG = 0x00000400,
 337         ATH9K_INT_TXURN = 0x00000800,
 338         ATH9K_INT_MIB = 0x00001000,
 339         ATH9K_INT_RXPHY = 0x00004000,
 340         ATH9K_INT_RXKCM = 0x00008000,
 341         ATH9K_INT_SWBA = 0x00010000,
 342         ATH9K_INT_BMISS = 0x00040000,
 343         ATH9K_INT_BNR = 0x00100000,
 344         ATH9K_INT_TIM = 0x00200000,
 345         ATH9K_INT_DTIM = 0x00400000,
 346         ATH9K_INT_DTIMSYNC = 0x00800000,
 347         ATH9K_INT_GPIO = 0x01000000,
 348         ATH9K_INT_CABEND = 0x02000000,
 349         ATH9K_INT_TSFOOR = 0x04000000,
 350         ATH9K_INT_GENTIMER = 0x08000000,
 351         ATH9K_INT_CST = 0x10000000,
 352         ATH9K_INT_GTT = 0x20000000,
 353         ATH9K_INT_FATAL = 0x40000000,
 354         ATH9K_INT_GLOBAL = 0x80000000,
 355         ATH9K_INT_BMISC = ATH9K_INT_TIM |
 356                 ATH9K_INT_DTIM |
 357                 ATH9K_INT_DTIMSYNC |
 358                 ATH9K_INT_TSFOOR |
 359                 ATH9K_INT_CABEND,
 360         ATH9K_INT_COMMON = ATH9K_INT_RXNOFRM |
 361                 ATH9K_INT_RXDESC |
 362                 ATH9K_INT_RXEOL |
 363                 ATH9K_INT_RXORN |
 364                 ATH9K_INT_TXURN |
 365                 ATH9K_INT_TXDESC |
 366                 ATH9K_INT_MIB |
 367                 ATH9K_INT_RXPHY |
 368                 ATH9K_INT_RXKCM |
 369                 ATH9K_INT_SWBA |
 370                 ATH9K_INT_BMISS |
 371                 ATH9K_INT_GPIO,
 372         ATH9K_INT_NOCARD = 0xffffffff
 373 };
 374
 375 #define MAX_RTT_TABLE_ENTRY     6
 376 #define MAX_IQCAL_MEASUREMENT   8
 377 #define MAX_CL_TAB_ENTRY        16
 378 #define CL_TAB_ENTRY(reg_base)  (reg_base + (4 * j))
 379
 380 enum ath9k_cal_flags {
 381         RTT_DONE,
 382         PAPRD_PACKET_SENT,
 383         PAPRD_DONE,
 384         NFCAL_PENDING,
 385         NFCAL_INTF,
 386         TXIQCAL_DONE,
 387         TXCLCAL_DONE,
 388         SW_PKDET_DONE,
 389 };
 390
 391 struct ath9k_hw_cal_data {
 392         u16 channel;
 393         u16 channelFlags;
 394         unsigned long cal_flags;
 395         int32_t CalValid;
 396         int8_t iCoff;
 397         int8_t qCoff;
 398         u8 caldac[2];
 399         u16 small_signal_gain[AR9300_MAX_CHAINS];
 400         u32 pa_table[AR9300_MAX_CHAINS][PAPRD_TABLE_SZ];
 401         u32 num_measures[AR9300_MAX_CHAINS];
 402         int tx_corr_coeff[MAX_IQCAL_MEASUREMENT][AR9300_MAX_CHAINS];
 403         u32 tx_clcal[AR9300_MAX_CHAINS][MAX_CL_TAB_ENTRY];
 404         u32 rtt_table[AR9300_MAX_CHAINS][MAX_RTT_TABLE_ENTRY];
 405         struct ath9k_nfcal_hist nfCalHist[NUM_NF_READINGS];
 406 };
 407
 408 struct ath9k_channel {
 409         struct ieee80211_channel *chan;
 410         u16 channel;
 411         u16 channelFlags;
 412         s16 noisefloor;
 413 };
 414
 415 #define CHANNEL_5GHZ            BIT(0)
 416 #define CHANNEL_HALF            BIT(1)
 417 #define CHANNEL_QUARTER         BIT(2)
 418 #define CHANNEL_HT              BIT(3)
 419 #define CHANNEL_HT40PLUS        BIT(4)
 420 #define CHANNEL_HT40MINUS       BIT(5)
 421
 422 #define IS_CHAN_5GHZ(_c) (!!((_c)->channelFlags & CHANNEL_5GHZ))
 423 #define IS_CHAN_2GHZ(_c) (!IS_CHAN_5GHZ(_c))
 424
 425 #define IS_CHAN_HALF_RATE(_c) (!!((_c)->channelFlags & CHANNEL_HALF))
 426 #define IS_CHAN_QUARTER_RATE(_c) (!!((_c)->channelFlags & CHANNEL_QUARTER))
 427 #define IS_CHAN_A_FAST_CLOCK(_ah, _c)                   \
 428         (IS_CHAN_5GHZ(_c) && ((_ah)->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK))
 429
 430 #define IS_CHAN_HT(_c) ((_c)->channelFlags & CHANNEL_HT)
 431
 432 #define IS_CHAN_HT20(_c) (IS_CHAN_HT(_c) && !IS_CHAN_HT40(_c))
 433
 434 #define IS_CHAN_HT40(_c) \
 435         (!!((_c)->channelFlags & (CHANNEL_HT40PLUS | CHANNEL_HT40MINUS)))
 436
 437 #define IS_CHAN_HT40PLUS(_c) ((_c)->channelFlags & CHANNEL_HT40PLUS)
 438 #define IS_CHAN_HT40MINUS(_c) ((_c)->channelFlags & CHANNEL_HT40MINUS)
 439
 440 enum ath9k_power_mode {
 441         ATH9K_PM_AWAKE = 0,
 442         ATH9K_PM_FULL_SLEEP,
 443         ATH9K_PM_NETWORK_SLEEP,
 444         ATH9K_PM_UNDEFINED
 445 };
 446
 447 enum ser_reg_mode {
 448         SER_REG_MODE_OFF = 0,
 449         SER_REG_MODE_ON = 1,
 450         SER_REG_MODE_AUTO = 2,
 451 };
 452
 453 enum ath9k_rx_qtype {
 454         ATH9K_RX_QUEUE_HP,
 455         ATH9K_RX_QUEUE_LP,
 456         ATH9K_RX_QUEUE_MAX,
 457 };
 458
 459 struct ath9k_beacon_state {
 460         u32 bs_nexttbtt;
 461         u32 bs_nextdtim;
 462         u32 bs_intval;
 463 #define ATH9K_TSFOOR_THRESHOLD    0x00004240 /* 16k us */
 464         u32 bs_dtimperiod;
 465         u16 bs_bmissthreshold;
 466         u32 bs_sleepduration;
 467         u32 bs_tsfoor_threshold;
 468 };
 469
 470 struct chan_centers {
 471         u16 synth_center;
 472         u16 ctl_center;
 473         u16 ext_center;
 474 };
 475
 476 enum {
 477         ATH9K_RESET_POWER_ON,
 478         ATH9K_RESET_WARM,
 479         ATH9K_RESET_COLD,
 480 };
 481
 482 struct ath9k_hw_version {
 483         u32 magic;
 484         u16 devid;
 485         u16 subvendorid;
 486         u32 macVersion;
 487         u16 macRev;
 488         u16 phyRev;
 489         u16 analog5GhzRev;
 490         u16 analog2GhzRev;
 491         enum ath_usb_dev usbdev;
 492 };
 493
 494 /* Generic TSF timer definitions */
 495
 496 #define ATH_MAX_GEN_TIMER       16
 497
 498 #define AR_GENTMR_BIT(_index)   (1 << (_index))
 499
 500 struct ath_gen_timer_configuration {
 501         u32 next_addr;
 502         u32 period_addr;
 503         u32 mode_addr;
 504         u32 mode_mask;
 505 };
 506
 507 struct ath_gen_timer {
 508         void (*trigger)(void *arg);
 509         void (*overflow)(void *arg);
 510         void *arg;
 511         u8 index;
 512 };
 513
 514 struct ath_gen_timer_table {
 515         struct ath_gen_timer *timers[ATH_MAX_GEN_TIMER];
 516         u16 timer_mask;
 517 };
 518
 519 struct ath_hw_antcomb_conf {
 520         u8 main_lna_conf;
 521         u8 alt_lna_conf;
 522         u8 fast_div_bias;
 523         u8 main_gaintb;
 524         u8 alt_gaintb;
 525         int lna1_lna2_delta;
 526         int lna1_lna2_switch_delta;
 527         u8 div_group;
 528 };
 529
 530 /**
 531  * struct ath_hw_radar_conf - radar detection initialization parameters
 532  *
 533  * @pulse_inband: threshold for checking the ratio of in-band power
 534  *      to total power for short radar pulses (half dB steps)
 535  * @pulse_inband_step: threshold for checking an in-band power to total
 536  *      power ratio increase for short radar pulses (half dB steps)
 537  * @pulse_height: threshold for detecting the beginning of a short
 538  *      radar pulse (dB step)
 539  * @pulse_rssi: threshold for detecting if a short radar pulse is
 540  *      gone (dB step)
 541  * @pulse_maxlen: maximum pulse length (0.8 us steps)
 542  *
 543  * @radar_rssi: RSSI threshold for starting long radar detection (dB steps)
 544  * @radar_inband: threshold for checking the ratio of in-band power
 545  *      to total power for long radar pulses (half dB steps)
 546  * @fir_power: threshold for detecting the end of a long radar pulse (dB)
 547  *
 548  * @ext_channel: enable extension channel radar detection
 549  */
 550 struct ath_hw_radar_conf {
 551         unsigned int pulse_inband;
 552         unsigned int pulse_inband_step;
 553         unsigned int pulse_height;
 554         unsigned int pulse_rssi;
 555         unsigned int pulse_maxlen;
 556
 557         unsigned int radar_rssi;
 558         unsigned int radar_inband;
 559         int fir_power;
 560
 561         bool ext_channel;
 562 };
 563
 564 /**
 565  * struct ath_hw_private_ops - callbacks used internally by hardware code
 566  *
 567  * This structure contains private callbacks designed to only be used internally
 568  * by the hardware core.
 569  *
 570  * @init_cal_settings: setup types of calibrations supported
 571  * @init_cal: starts actual calibration
 572  *
 573  * @init_mode_gain_regs: Initialize TX/RX gain registers
 574  *
 575  * @rf_set_freq: change frequency
 576  * @spur_mitigate_freq: spur mitigation
 577  * @set_rf_regs:
 578  * @compute_pll_control: compute the PLL control value to use for
 579  *      AR_RTC_PLL_CONTROL for a given channel
 580  * @setup_calibration: set up calibration
 581  * @iscal_supported: used to query if a type of calibration is supported
 582  *
 583  * @ani_cache_ini_regs: cache the values for ANI from the initial
 584  *      register settings through the register initialization.
 585  */
 586 struct ath_hw_private_ops {
 587         void (*init_hang_checks)(struct ath_hw *ah);
 588         bool (*detect_mac_hang)(struct ath_hw *ah);
 589         bool (*detect_bb_hang)(struct ath_hw *ah);
 590
 591         /* Calibration ops */
 592         void (*init_cal_settings)(struct ath_hw *ah);
 593         bool (*init_cal)(struct ath_hw *ah, struct ath9k_channel *chan);
 594
 595         void (*init_mode_gain_regs)(struct ath_hw *ah);
 596         void (*setup_calibration)(struct ath_hw *ah,
 597                                   struct ath9k_cal_list *currCal);
 598
 599         /* PHY ops */
 600         int (*rf_set_freq)(struct ath_hw *ah,
 601                            struct ath9k_channel *chan);
 602         void (*spur_mitigate_freq)(struct ath_hw *ah,
 603                                    struct ath9k_channel *chan);
 604         bool (*set_rf_regs)(struct ath_hw *ah,
 605                             struct ath9k_channel *chan,
 606                             u16 modesIndex);
 607         void (*set_channel_regs)(struct ath_hw *ah, struct ath9k_channel *chan);
 608         void (*init_bb)(struct ath_hw *ah,
 609                         struct ath9k_channel *chan);
 610         int (*process_ini)(struct ath_hw *ah, struct ath9k_channel *chan);
 611         void (*olc_init)(struct ath_hw *ah);
 612         void (*set_rfmode)(struct ath_hw *ah, struct ath9k_channel *chan);
 613         void (*mark_phy_inactive)(struct ath_hw *ah);
 614         void (*set_delta_slope)(struct ath_hw *ah, struct ath9k_channel *chan);
 615         bool (*rfbus_req)(struct ath_hw *ah);
 616         void (*rfbus_done)(struct ath_hw *ah);
 617         void (*restore_chainmask)(struct ath_hw *ah);
 618         u32 (*compute_pll_control)(struct ath_hw *ah,
 619                                    struct ath9k_channel *chan);
 620         bool (*ani_control)(struct ath_hw *ah, enum ath9k_ani_cmd cmd,
 621                             int param);
 622         void (*do_getnf)(struct ath_hw *ah, int16_t nfarray[NUM_NF_READINGS]);
 623         void (*set_radar_params)(struct ath_hw *ah,
 624                                  struct ath_hw_radar_conf *conf);
 625         int (*fast_chan_change)(struct ath_hw *ah, struct ath9k_channel *chan,
 626                                 u8 *ini_reloaded);
 627
 628         /* ANI */
 629         void (*ani_cache_ini_regs)(struct ath_hw *ah);
 630 };
 631
 632 /**
 633  * struct ath_spec_scan - parameters for Atheros spectral scan
 634  *
 635  * @enabled: enable/disable spectral scan
 636  * @short_repeat: controls whether the chip is in spectral scan mode
 637  *                for 4 usec (enabled) or 204 usec (disabled)
 638  * @count: number of scan results requested. There are special meanings
 639  *         in some chip revisions:
 640  *         AR92xx: highest bit set (>=128) for endless mode
 641  *                 (spectral scan won't stopped until explicitly disabled)
 642  *         AR9300 and newer: 0 for endless mode
 643  * @endless: true if endless mode is intended. Otherwise, count value is
 644  *           corrected to the next possible value.
 645  * @period: time duration between successive spectral scan entry points
 646  *          (period*256*Tclk). Tclk = ath_common->clockrate
 647  * @fft_period: PHY passes FFT frames to MAC every (fft_period+1)*4uS
 648  *
 649  * Note: Tclk = 40MHz or 44MHz depending upon operating mode.
 650  *       Typically it's 44MHz in 2/5GHz on later chips, but there's
 651  *       a "fast clock" check for this in 5GHz.
 652  *
 653  */
 654 struct ath_spec_scan {
 655         bool enabled;
 656         bool short_repeat;
 657         bool endless;
 658         u8 count;
 659         u8 period;
 660         u8 fft_period;
 661 };
 662
 663 /**
 664  * struct ath_hw_ops - callbacks used by hardware code and driver code
 665  *
 666  * This structure contains callbacks designed to to be used internally by
 667  * hardware code and also by the lower level driver.
 668  *
 669  * @config_pci_powersave:
 670  * @calibrate: periodic calibration for NF, ANI, IQ, ADC gain, ADC-DC
 671  *
 672  * @spectral_scan_config: set parameters for spectral scan and enable/disable it
 673  * @spectral_scan_trigger: trigger a spectral scan run
 674  * @spectral_scan_wait: wait for a spectral scan run to finish
 675  */
 676 struct ath_hw_ops {
 677         void (*config_pci_powersave)(struct ath_hw *ah,
 678                                      bool power_off);
 679         void (*rx_enable)(struct ath_hw *ah);
 680         void (*set_desc_link)(void *ds, u32 link);
 681         bool (*calibrate)(struct ath_hw *ah,
 682                           struct ath9k_channel *chan,
 683                           u8 rxchainmask,
 684                           bool longcal);
 685         bool (*get_isr)(struct ath_hw *ah, enum ath9k_int *masked,
 686                         u32 *sync_cause_p);
 687         void (*set_txdesc)(struct ath_hw *ah, void *ds,
 688                            struct ath_tx_info *i);
 689         int (*proc_txdesc)(struct ath_hw *ah, void *ds,
 690                            struct ath_tx_status *ts);
 691         void (*antdiv_comb_conf_get)(struct ath_hw *ah,
 692                         struct ath_hw_antcomb_conf *antconf);
 693         void (*antdiv_comb_conf_set)(struct ath_hw *ah,
 694                         struct ath_hw_antcomb_conf *antconf);
 695         void (*spectral_scan_config)(struct ath_hw *ah,
 696                                      struct ath_spec_scan *param);
 697         void (*spectral_scan_trigger)(struct ath_hw *ah);
 698         void (*spectral_scan_wait)(struct ath_hw *ah);
 699
 700         void (*tx99_start)(struct ath_hw *ah, u32 qnum);
 701         void (*tx99_stop)(struct ath_hw *ah);
 702         void (*tx99_set_txpower)(struct ath_hw *ah, u8 power);
 703
 704 #ifdef CONFIG_ATH9K_BTCOEX_SUPPORT
 705         void (*set_bt_ant_diversity)(struct ath_hw *hw, bool enable);
 706 #endif
 707 };
 708
 709 struct ath_nf_limits {
 710         s16 max;
 711         s16 min;
 712         s16 nominal;
 713 };
 714
 715 enum ath_cal_list {
 716         TX_IQ_CAL         =     BIT(0),
 717         TX_IQ_ON_AGC_CAL  =     BIT(1),
 718         TX_CL_CAL         =     BIT(2),
 719 };
 720
 721 /* ah_flags */
 722 #define AH_USE_EEPROM   0x1
 723 #define AH_UNPLUGGED    0x2 /* The card has been physically removed. */
 724 #define AH_FASTCC       0x4
 725
 726 struct ath_hw {
 727         struct ath_ops reg_ops;
 728
 729         struct device *dev;
 730         struct ieee80211_hw *hw;
 731         struct ath_common common;
 732         struct ath9k_hw_version hw_version;
 733         struct ath9k_ops_config config;
 734         struct ath9k_hw_capabilities caps;
 735         struct ath9k_channel channels[ATH9K_NUM_CHANNELS];
 736         struct ath9k_channel *curchan;
 737
 738         union {
 739                 struct ar5416_eeprom_def def;
 740                 struct ar5416_eeprom_4k map4k;
 741                 struct ar9287_eeprom map9287;
 742                 struct ar9300_eeprom ar9300_eep;
 743         } eeprom;
 744         const struct eeprom_ops *eep_ops;
 745
 746         bool sw_mgmt_crypto;
 747         bool is_pciexpress;
 748         bool aspm_enabled;
 749         bool is_monitoring;
 750         bool need_an_top2_fixup;
 751         u16 tx_trig_level;
 752
 753         u32 nf_regs[6];
 754         struct ath_nf_limits nf_2g;
 755         struct ath_nf_limits nf_5g;
 756         u16 rfsilent;
 757         u32 rfkill_gpio;
 758         u32 rfkill_polarity;
 759         u32 ah_flags;
 760
 761         bool reset_power_on;
 762         bool htc_reset_init;
 763
 764         enum nl80211_iftype opmode;
 765         enum ath9k_power_mode power_mode;
 766
 767         s8 noise;
 768         struct ath9k_hw_cal_data *caldata;
 769         struct ath9k_pacal_info pacal_info;
 770         struct ar5416Stats stats;
 771         struct ath9k_tx_queue_info txq[ATH9K_NUM_TX_QUEUES];
 772
 773         enum ath9k_int imask;
 774         u32 imrs2_reg;
 775         u32 txok_interrupt_mask;
 776         u32 txerr_interrupt_mask;
 777         u32 txdesc_interrupt_mask;
 778         u32 txeol_interrupt_mask;
 779         u32 txurn_interrupt_mask;
 780         atomic_t intr_ref_cnt;
 781         bool chip_fullsleep;
 782         u32 modes_index;
 783
 784         /* Calibration */
 785         u32 supp_cals;
 786         struct ath9k_cal_list iq_caldata;
 787         struct ath9k_cal_list adcgain_caldata;
 788         struct ath9k_cal_list adcdc_caldata;
 789         struct ath9k_cal_list *cal_list;
 790         struct ath9k_cal_list *cal_list_last;
 791         struct ath9k_cal_list *cal_list_curr;
 792 #define totalPowerMeasI meas0.unsign
 793 #define totalPowerMeasQ meas1.unsign
 794 #define totalIqCorrMeas meas2.sign
 795 #define totalAdcIOddPhase  meas0.unsign
 796 #define totalAdcIEvenPhase meas1.unsign
 797 #define totalAdcQOddPhase  meas2.unsign
 798 #define totalAdcQEvenPhase meas3.unsign
 799 #define totalAdcDcOffsetIOddPhase  meas0.sign
 800 #define totalAdcDcOffsetIEvenPhase meas1.sign
 801 #define totalAdcDcOffsetQOddPhase  meas2.sign
 802 #define totalAdcDcOffsetQEvenPhase meas3.sign
 803         union {
 804                 u32 unsign[AR5416_MAX_CHAINS];
 805                 int32_t sign[AR5416_MAX_CHAINS];
 806         } meas0;
 807         union {
 808                 u32 unsign[AR5416_MAX_CHAINS];
 809                 int32_t sign[AR5416_MAX_CHAINS];
 810         } meas1;
 811         union {
 812                 u32 unsign[AR5416_MAX_CHAINS];
 813                 int32_t sign[AR5416_MAX_CHAINS];
 814         } meas2;
 815         union {
 816                 u32 unsign[AR5416_MAX_CHAINS];
 817                 int32_t sign[AR5416_MAX_CHAINS];
 818         } meas3;
 819         u16 cal_samples;
 820         u8 enabled_cals;
 821
 822         u32 sta_id1_defaults;
 823         u32 misc_mode;
 824
 825         /* Private to hardware code */
 826         struct ath_hw_private_ops private_ops;
 827         /* Accessed by the lower level driver */
 828         struct ath_hw_ops ops;
 829
 830         /* Used to program the radio on non single-chip devices */
 831         u32 *analogBank6Data;
 832
 833         int coverage_class;
 834         u32 slottime;
 835         u32 globaltxtimeout;
 836
 837         /* ANI */
 838         u32 aniperiod;
 839         enum ath9k_ani_cmd ani_function;
 840         u32 ani_skip_count;
 841         struct ar5416AniState ani;
 842
 843 #ifdef CONFIG_ATH9K_BTCOEX_SUPPORT
 844         struct ath_btcoex_hw btcoex_hw;
 845 #endif
 846
 847         u32 intr_txqs;
 848         u8 txchainmask;
 849         u8 rxchainmask;
 850
 851         struct ath_hw_radar_conf radar_conf;
 852
 853         u32 originalGain[22];
 854         int initPDADC;
 855         int PDADCdelta;
 856         int led_pin;
 857         u32 gpio_mask;
 858         u32 gpio_val;
 859
 860         struct ar5416IniArray ini_dfs;
 861         struct ar5416IniArray iniModes;
 862         struct ar5416IniArray iniCommon;
 863         struct ar5416IniArray iniBB_RfGain;
 864         struct ar5416IniArray iniBank6;
 865         struct ar5416IniArray iniAddac;
 866         struct ar5416IniArray iniPcieSerdes;
 867         struct ar5416IniArray iniPcieSerdesLowPower;
 868         struct ar5416IniArray iniModesFastClock;
 869         struct ar5416IniArray iniAdditional;
 870         struct ar5416IniArray iniModesRxGain;
 871         struct ar5416IniArray ini_modes_rx_gain_bounds;
 872         struct ar5416IniArray iniModesTxGain;
 873         struct ar5416IniArray iniCckfirNormal;
 874         struct ar5416IniArray iniCckfirJapan2484;
 875         struct ar5416IniArray iniModes_9271_ANI_reg;
 876         struct ar5416IniArray ini_radio_post_sys2ant;
 877         struct ar5416IniArray ini_modes_rxgain_5g_xlna;
 878         struct ar5416IniArray ini_modes_rxgain_bb_core;
 879         struct ar5416IniArray ini_modes_rxgain_bb_postamble;
 880
 881         struct ar5416IniArray iniMac[ATH_INI_NUM_SPLIT];
 882         struct ar5416IniArray iniBB[ATH_INI_NUM_SPLIT];
 883         struct ar5416IniArray iniRadio[ATH_INI_NUM_SPLIT];
 884         struct ar5416IniArray iniSOC[ATH_INI_NUM_SPLIT];
 885
 886         u32 intr_gen_timer_trigger;
 887         u32 intr_gen_timer_thresh;
 888         struct ath_gen_timer_table hw_gen_timers;
 889
 890         struct ar9003_txs *ts_ring;
 891         u32 ts_paddr_start;
 892         u32 ts_paddr_end;
 893         u16 ts_tail;
 894         u16 ts_size;
 895
 896         u32 bb_watchdog_last_status;
 897         u32 bb_watchdog_timeout_ms; /* in ms, 0 to disable */
 898         u8 bb_hang_rx_ofdm; /* true if bb hang due to rx_ofdm */
 899
 900         unsigned int paprd_target_power;
 901         unsigned int paprd_training_power;
 902         unsigned int paprd_ratemask;
 903         unsigned int paprd_ratemask_ht40;
 904         bool paprd_table_write_done;
 905         u32 paprd_gain_table_entries[PAPRD_GAIN_TABLE_ENTRIES];
 906         u8 paprd_gain_table_index[PAPRD_GAIN_TABLE_ENTRIES];
 907         /*
 908          * Store the permanent value of Reg 0x4004in WARegVal
 909          * so we dont have to R/M/W. We should not be reading
 910          * this register when in sleep states.
 911          */
 912         u32 WARegVal;
 913
 914         /* Enterprise mode cap */
 915         u32 ent_mode;
 916
 917 #ifdef CONFIG_ATH9K_WOW
 918         u32 wow_event_mask;
 919 #endif
 920         bool is_clk_25mhz;
 921         int (*get_mac_revision)(void);
 922         int (*external_reset)(void);
 923
 924         const struct firmware *eeprom_blob;
 925 };
 926
 927 struct ath_bus_ops {
 928         enum ath_bus_type ath_bus_type;
 929         void (*read_cachesize)(struct ath_common *common, int *csz);
 930         bool (*eeprom_read)(struct ath_common *common, u32 off, u16 *data);
 931         void (*bt_coex_prep)(struct ath_common *common);
 932         void (*aspm_init)(struct ath_common *common);
 933 };
 934
 935 static inline struct ath_common *ath9k_hw_common(struct ath_hw *ah)
 936 {
 937         return &ah->common;
 938 }
 939
 940 static inline struct ath_regulatory *ath9k_hw_regulatory(struct ath_hw *ah)
 941 {
 942         return &(ath9k_hw_common(ah)->regulatory);
 943 }
 944
 945 static inline struct ath_hw_private_ops *ath9k_hw_private_ops(struct ath_hw *ah)
 946 {
 947         return &ah->private_ops;
 948 }
 949
 950 static inline struct ath_hw_ops *ath9k_hw_ops(struct ath_hw *ah)
 951 {
 952         return &ah->ops;
 953 }
 954
 955 static inline u8 get_streams(int mask)
 956 {
 957         return !!(mask & BIT(0)) + !!(mask & BIT(1)) + !!(mask & BIT(2));
 958 }
 959
 960 /* Initialization, Detach, Reset */
 961 void ath9k_hw_deinit(struct ath_hw *ah);
 962 int ath9k_hw_init(struct ath_hw *ah);
 963 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
 964                    struct ath9k_hw_cal_data *caldata, bool fastcc);
 965 int ath9k_hw_fill_cap_info(struct ath_hw *ah);
 966 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan);
 967
 968 /* GPIO / RFKILL / Antennae */
 969 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio);
 970 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio);
 971 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
 972                          u32 ah_signal_type);
 973 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val);
 974 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna);
 975
 976 /* General Operation */
 977 void ath9k_hw_synth_delay(struct ath_hw *ah, struct ath9k_channel *chan,
 978                           int hw_delay);
 979 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout);
 980 void ath9k_hw_write_array(struct ath_hw *ah, const struct ar5416IniArray *array,
 981                           int column, unsigned int *writecnt);
 982 u32 ath9k_hw_reverse_bits(u32 val, u32 n);
 983 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 984                            u8 phy, int kbps,
 985                            u32 frameLen, u16 rateix, bool shortPreamble);
 986 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 987                                   struct ath9k_channel *chan,
 988                                   struct chan_centers *centers);
 989 u32 ath9k_hw_getrxfilter(struct ath_hw *ah);
 990 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits);
 991 bool ath9k_hw_phy_disable(struct ath_hw *ah);
 992 bool ath9k_hw_disable(struct ath_hw *ah);
 993 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test);
 994 void ath9k_hw_setopmode(struct ath_hw *ah);
 995 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1);
 996 void ath9k_hw_write_associd(struct ath_hw *ah);
 997 u32 ath9k_hw_gettsf32(struct ath_hw *ah);
 998 u64 ath9k_hw_gettsf64(struct ath_hw *ah);
 999 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64);
1000 void ath9k_hw_reset_tsf(struct ath_hw *ah);
1001 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, bool set);
1002 void ath9k_hw_init_global_settings(struct ath_hw *ah);
1003 u32 ar9003_get_pll_sqsum_dvc(struct ath_hw *ah);
1004 void ath9k_hw_set11nmac2040(struct ath_hw *ah, struct ath9k_channel *chan);
1005 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period);
1006 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
1007                                     const struct ath9k_beacon_state *bs);
1008 void ath9k_hw_check_nav(struct ath_hw *ah);
1009 bool ath9k_hw_check_alive(struct ath_hw *ah);
1010
1011 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode);
1012
1013 /* Generic hw timer primitives */
1014 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
1015                                           void (*trigger)(void *),
1016                                           void (*overflow)(void *),
1017                                           void *arg,
1018                                           u8 timer_index);
1019 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
1020                               struct ath_gen_timer *timer,
1021                               u32 timer_next,
1022                               u32 timer_period);
1023 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer);
1024
1025 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer);
1026 void ath_gen_timer_isr(struct ath_hw *hw);
1027
1028 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len);
1029
1030 /* PHY */
1031 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
1032                                    u32 *coef_mantissa, u32 *coef_exponent);
1033 void ath9k_hw_apply_txpower(struct ath_hw *ah, struct ath9k_channel *chan,
1034                             bool test);
1035
1036 /*
1037  * Code Specific to AR5008, AR9001 or AR9002,
1038  * we stuff these here to avoid callbacks for AR9003.
1039  */
1040 int ar9002_hw_rf_claim(struct ath_hw *ah);
1041 void ar9002_hw_enable_async_fifo(struct ath_hw *ah);
1042
1043 /*
1044  * Code specific to AR9003, we stuff these here to avoid callbacks
1045  * for older families
1046  */
1047 bool ar9003_hw_bb_watchdog_check(struct ath_hw *ah);
1048 void ar9003_hw_bb_watchdog_config(struct ath_hw *ah);
1049 void ar9003_hw_bb_watchdog_read(struct ath_hw *ah);
1050 void ar9003_hw_bb_watchdog_dbg_info(struct ath_hw *ah);
1051 void ar9003_hw_disable_phy_restart(struct ath_hw *ah);
1052 void ar9003_paprd_enable(struct ath_hw *ah, bool val);
1053 void ar9003_paprd_populate_single_table(struct ath_hw *ah,
1054                                         struct ath9k_hw_cal_data *caldata,
1055                                         int chain);
1056 int ar9003_paprd_create_curve(struct ath_hw *ah,
1057                               struct ath9k_hw_cal_data *caldata, int chain);
1058 void ar9003_paprd_setup_gain_table(struct ath_hw *ah, int chain);
1059 int ar9003_paprd_init_table(struct ath_hw *ah);
1060 bool ar9003_paprd_is_done(struct ath_hw *ah);
1061 bool ar9003_is_paprd_enabled(struct ath_hw *ah);
1062 void ar9003_hw_set_chain_masks(struct ath_hw *ah, u8 rx, u8 tx);
1063
1064 /* Hardware family op attach helpers */
1065 int ar5008_hw_attach_phy_ops(struct ath_hw *ah);
1066 void ar9002_hw_attach_phy_ops(struct ath_hw *ah);
1067 void ar9003_hw_attach_phy_ops(struct ath_hw *ah);
1068
1069 void ar9002_hw_attach_calib_ops(struct ath_hw *ah);
1070 void ar9003_hw_attach_calib_ops(struct ath_hw *ah);
1071
1072 int ar9002_hw_attach_ops(struct ath_hw *ah);
1073 void ar9003_hw_attach_ops(struct ath_hw *ah);
1074
1075 void ar9002_hw_load_ani_reg(struct ath_hw *ah, struct ath9k_channel *chan);
1076
1077 void ath9k_ani_reset(struct ath_hw *ah, bool is_scanning);
1078 void ath9k_hw_ani_monitor(struct ath_hw *ah, struct ath9k_channel *chan);
1079
1080 #ifdef CONFIG_ATH9K_BTCOEX_SUPPORT
1081 static inline bool ath9k_hw_btcoex_is_enabled(struct ath_hw *ah)
1082 {
1083         return ah->btcoex_hw.enabled;
1084 }
1085 static inline bool ath9k_hw_mci_is_enabled(struct ath_hw *ah)
1086 {
1087         return ah->common.btcoex_enabled &&
1088                (ah->caps.hw_caps & ATH9K_HW_CAP_MCI);
1089
1090 }
1091 void ath9k_hw_btcoex_enable(struct ath_hw *ah);
1092 static inline enum ath_btcoex_scheme
1093 ath9k_hw_get_btcoex_scheme(struct ath_hw *ah)
1094 {
1095         return ah->btcoex_hw.scheme;
1096 }
1097 #else
1098 static inline bool ath9k_hw_btcoex_is_enabled(struct ath_hw *ah)
1099 {
1100         return false;
1101 }
1102 static inline bool ath9k_hw_mci_is_enabled(struct ath_hw *ah)
1103 {
1104         return false;
1105 }
1106 static inline void ath9k_hw_btcoex_enable(struct ath_hw *ah)
1107 {
1108 }
1109 static inline enum ath_btcoex_scheme
1110 ath9k_hw_get_btcoex_scheme(struct ath_hw *ah)
1111 {
1112         return ATH_BTCOEX_CFG_NONE;
1113 }
1114 #endif /* CONFIG_ATH9K_BTCOEX_SUPPORT */
1115
1116
1117 #ifdef CONFIG_ATH9K_WOW
1118 const char *ath9k_hw_wow_event_to_string(u32 wow_event);
1119 void ath9k_hw_wow_apply_pattern(struct ath_hw *ah, u8 *user_pattern,
1120                                 u8 *user_mask, int pattern_count,
1121                                 int pattern_len);
1122 u32 ath9k_hw_wow_wakeup(struct ath_hw *ah);
1123 void ath9k_hw_wow_enable(struct ath_hw *ah, u32 pattern_enable);
1124 #else
1125 static inline const char *ath9k_hw_wow_event_to_string(u32 wow_event)
1126 {
1127         return NULL;
1128 }
1129 static inline void ath9k_hw_wow_apply_pattern(struct ath_hw *ah,
1130                                               u8 *user_pattern,
1131                                               u8 *user_mask,
1132                                               int pattern_count,
1133                                               int pattern_len)
1134 {
1135 }
1136 static inline u32 ath9k_hw_wow_wakeup(struct ath_hw *ah)
1137 {
1138         return 0;
1139 }
1140 static inline void ath9k_hw_wow_enable(struct ath_hw *ah, u32 pattern_enable)
1141 {
1142 }
1143 #endif
1144
1145 #define ATH9K_CLOCK_RATE_CCK            22
1146 #define ATH9K_CLOCK_RATE_5GHZ_OFDM      40
1147 #define ATH9K_CLOCK_RATE_2GHZ_OFDM      44
1148 #define ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM 44
1149
1150 #endif