drivers/net/r8169.c

   1 /*
   2  * r8169.c: RealTek 8169/8168/8101 ethernet driver.
   3  *
   4  * Copyright (c) 2002 ShuChen <shuchen@realtek.com.tw>
   5  * Copyright (c) 2003 - 2007 Francois Romieu <romieu@fr.zoreil.com>
   6  * Copyright (c) a lot of people too. Please respect their work.
   7  *
   8  * See MAINTAINERS file for support contact information.
   9  */
  10
  11 #include <linux/module.h>
  12 #include <linux/moduleparam.h>
  13 #include <linux/pci.h>
  14 #include <linux/netdevice.h>
  15 #include <linux/etherdevice.h>
  16 #include <linux/delay.h>
  17 #include <linux/ethtool.h>
  18 #include <linux/mii.h>
  19 #include <linux/if_vlan.h>
  20 #include <linux/crc32.h>
  21 #include <linux/in.h>
  22 #include <linux/ip.h>
  23 #include <linux/tcp.h>
  24 #include <linux/init.h>
  25 #include <linux/dma-mapping.h>
  26 #include <linux/pm_runtime.h>
  27
  28 #include <asm/system.h>
  29 #include <asm/io.h>
  30 #include <asm/irq.h>
  31
  32 #define RTL8169_VERSION "2.3LK-NAPI"
  33 #define MODULENAME "r8169"
  34 #define PFX MODULENAME ": "
  35
  36 #ifdef RTL8169_DEBUG
  37 #define assert(expr) \
  38         if (!(expr)) {                                  \
  39                 printk( "Assertion failed! %s,%s,%s,line=%d\n", \
  40                 #expr,__FILE__,__func__,__LINE__);              \
  41         }
  42 #define dprintk(fmt, args...) \
  43         do { printk(KERN_DEBUG PFX fmt, ## args); } while (0)
  44 #else
  45 #define assert(expr) do {} while (0)
  46 #define dprintk(fmt, args...)   do {} while (0)
  47 #endif /* RTL8169_DEBUG */
  48
  49 #define R8169_MSG_DEFAULT \
  50         (NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN)
  51
  52 #define TX_BUFFS_AVAIL(tp) \
  53         (tp->dirty_tx + NUM_TX_DESC - tp->cur_tx - 1)
  54
  55 /* Maximum number of multicast addresses to filter (vs. Rx-all-multicast).
  56    The RTL chips use a 64 element hash table based on the Ethernet CRC. */
  57 static const int multicast_filter_limit = 32;
  58
  59 /* MAC address length */
  60 #define MAC_ADDR_LEN    6
  61
  62 #define MAX_READ_REQUEST_SHIFT  12
  63 #define RX_FIFO_THRESH  7       /* 7 means NO threshold, Rx buffer level before first PCI xfer. */
  64 #define RX_DMA_BURST    6       /* Maximum PCI burst, '6' is 1024 */
  65 #define TX_DMA_BURST    6       /* Maximum PCI burst, '6' is 1024 */
  66 #define EarlyTxThld     0x3F    /* 0x3F means NO early transmit */
  67 #define SafeMtu         0x1c20  /* ... actually life sucks beyond ~7k */
  68 #define InterFrameGap   0x03    /* 3 means InterFrameGap = the shortest one */
  69
  70 #define R8169_REGS_SIZE         256
  71 #define R8169_NAPI_WEIGHT       64
  72 #define NUM_TX_DESC     64      /* Number of Tx descriptor registers */
  73 #define NUM_RX_DESC     256     /* Number of Rx descriptor registers */
  74 #define RX_BUF_SIZE     1536    /* Rx Buffer size */
  75 #define R8169_TX_RING_BYTES     (NUM_TX_DESC * sizeof(struct TxDesc))
  76 #define R8169_RX_RING_BYTES     (NUM_RX_DESC * sizeof(struct RxDesc))
  77
  78 #define RTL8169_TX_TIMEOUT      (6*HZ)
  79 #define RTL8169_PHY_TIMEOUT     (10*HZ)
  80
  81 #define RTL_EEPROM_SIG          cpu_to_le32(0x8129)
  82 #define RTL_EEPROM_SIG_MASK     cpu_to_le32(0xffff)
  83 #define RTL_EEPROM_SIG_ADDR     0x0000
  84
  85 /* write/read MMIO register */
  86 #define RTL_W8(reg, val8)       writeb ((val8), ioaddr + (reg))
  87 #define RTL_W16(reg, val16)     writew ((val16), ioaddr + (reg))
  88 #define RTL_W32(reg, val32)     writel ((val32), ioaddr + (reg))
  89 #define RTL_R8(reg)             readb (ioaddr + (reg))
  90 #define RTL_R16(reg)            readw (ioaddr + (reg))
  91 #define RTL_R32(reg)            ((unsigned long) readl (ioaddr + (reg)))
  92
  93 enum mac_version {
  94         RTL_GIGA_MAC_NONE   = 0x00,
  95         RTL_GIGA_MAC_VER_01 = 0x01, // 8169
  96         RTL_GIGA_MAC_VER_02 = 0x02, // 8169S
  97         RTL_GIGA_MAC_VER_03 = 0x03, // 8110S
  98         RTL_GIGA_MAC_VER_04 = 0x04, // 8169SB
  99         RTL_GIGA_MAC_VER_05 = 0x05, // 8110SCd
 100         RTL_GIGA_MAC_VER_06 = 0x06, // 8110SCe
 101         RTL_GIGA_MAC_VER_07 = 0x07, // 8102e
 102         RTL_GIGA_MAC_VER_08 = 0x08, // 8102e
 103         RTL_GIGA_MAC_VER_09 = 0x09, // 8102e
 104         RTL_GIGA_MAC_VER_10 = 0x0a, // 8101e
 105         RTL_GIGA_MAC_VER_11 = 0x0b, // 8168Bb
 106         RTL_GIGA_MAC_VER_12 = 0x0c, // 8168Be
 107         RTL_GIGA_MAC_VER_13 = 0x0d, // 8101Eb
 108         RTL_GIGA_MAC_VER_14 = 0x0e, // 8101 ?
 109         RTL_GIGA_MAC_VER_15 = 0x0f, // 8101 ?
 110         RTL_GIGA_MAC_VER_16 = 0x11, // 8101Ec
 111         RTL_GIGA_MAC_VER_17 = 0x10, // 8168Bf
 112         RTL_GIGA_MAC_VER_18 = 0x12, // 8168CP
 113         RTL_GIGA_MAC_VER_19 = 0x13, // 8168C
 114         RTL_GIGA_MAC_VER_20 = 0x14, // 8168C
 115         RTL_GIGA_MAC_VER_21 = 0x15, // 8168C
 116         RTL_GIGA_MAC_VER_22 = 0x16, // 8168C
 117         RTL_GIGA_MAC_VER_23 = 0x17, // 8168CP
 118         RTL_GIGA_MAC_VER_24 = 0x18, // 8168CP
 119         RTL_GIGA_MAC_VER_25 = 0x19, // 8168D
 120         RTL_GIGA_MAC_VER_26 = 0x1a, // 8168D
 121         RTL_GIGA_MAC_VER_27 = 0x1b  // 8168DP
 122 };
 123
 124 #define _R(NAME,MAC,MASK) \
 125         { .name = NAME, .mac_version = MAC, .RxConfigMask = MASK }
 126
 127 static const struct {
 128         const char *name;
 129         u8 mac_version;
 130         u32 RxConfigMask;       /* Clears the bits supported by this chip */
 131 } rtl_chip_info[] = {
 132         _R("RTL8169",           RTL_GIGA_MAC_VER_01, 0xff7e1880), // 8169
 133         _R("RTL8169s",          RTL_GIGA_MAC_VER_02, 0xff7e1880), // 8169S
 134         _R("RTL8110s",          RTL_GIGA_MAC_VER_03, 0xff7e1880), // 8110S
 135         _R("RTL8169sb/8110sb",  RTL_GIGA_MAC_VER_04, 0xff7e1880), // 8169SB
 136         _R("RTL8169sc/8110sc",  RTL_GIGA_MAC_VER_05, 0xff7e1880), // 8110SCd
 137         _R("RTL8169sc/8110sc",  RTL_GIGA_MAC_VER_06, 0xff7e1880), // 8110SCe
 138         _R("RTL8102e",          RTL_GIGA_MAC_VER_07, 0xff7e1880), // PCI-E
 139         _R("RTL8102e",          RTL_GIGA_MAC_VER_08, 0xff7e1880), // PCI-E
 140         _R("RTL8102e",          RTL_GIGA_MAC_VER_09, 0xff7e1880), // PCI-E
 141         _R("RTL8101e",          RTL_GIGA_MAC_VER_10, 0xff7e1880), // PCI-E
 142         _R("RTL8168b/8111b",    RTL_GIGA_MAC_VER_11, 0xff7e1880), // PCI-E
 143         _R("RTL8168b/8111b",    RTL_GIGA_MAC_VER_12, 0xff7e1880), // PCI-E
 144         _R("RTL8101e",          RTL_GIGA_MAC_VER_13, 0xff7e1880), // PCI-E 8139
 145         _R("RTL8100e",          RTL_GIGA_MAC_VER_14, 0xff7e1880), // PCI-E 8139
 146         _R("RTL8100e",          RTL_GIGA_MAC_VER_15, 0xff7e1880), // PCI-E 8139
 147         _R("RTL8168b/8111b",    RTL_GIGA_MAC_VER_17, 0xff7e1880), // PCI-E
 148         _R("RTL8101e",          RTL_GIGA_MAC_VER_16, 0xff7e1880), // PCI-E
 149         _R("RTL8168cp/8111cp",  RTL_GIGA_MAC_VER_18, 0xff7e1880), // PCI-E
 150         _R("RTL8168c/8111c",    RTL_GIGA_MAC_VER_19, 0xff7e1880), // PCI-E
 151         _R("RTL8168c/8111c",    RTL_GIGA_MAC_VER_20, 0xff7e1880), // PCI-E
 152         _R("RTL8168c/8111c",    RTL_GIGA_MAC_VER_21, 0xff7e1880), // PCI-E
 153         _R("RTL8168c/8111c",    RTL_GIGA_MAC_VER_22, 0xff7e1880), // PCI-E
 154         _R("RTL8168cp/8111cp",  RTL_GIGA_MAC_VER_23, 0xff7e1880), // PCI-E
 155         _R("RTL8168cp/8111cp",  RTL_GIGA_MAC_VER_24, 0xff7e1880), // PCI-E
 156         _R("RTL8168d/8111d",    RTL_GIGA_MAC_VER_25, 0xff7e1880), // PCI-E
 157         _R("RTL8168d/8111d",    RTL_GIGA_MAC_VER_26, 0xff7e1880), // PCI-E
 158         _R("RTL8168dp/8111dp",  RTL_GIGA_MAC_VER_27, 0xff7e1880)  // PCI-E
 159 };
 160 #undef _R
 161
 162 enum cfg_version {
 163         RTL_CFG_0 = 0x00,
 164         RTL_CFG_1,
 165         RTL_CFG_2
 166 };
 167
 168 static void rtl_hw_start_8169(struct net_device *);
 169 static void rtl_hw_start_8168(struct net_device *);
 170 static void rtl_hw_start_8101(struct net_device *);
 171
 172 static DEFINE_PCI_DEVICE_TABLE(rtl8169_pci_tbl) = {
 173         { PCI_DEVICE(PCI_VENDOR_ID_REALTEK,     0x8129), 0, 0, RTL_CFG_0 },
 174         { PCI_DEVICE(PCI_VENDOR_ID_REALTEK,     0x8136), 0, 0, RTL_CFG_2 },
 175         { PCI_DEVICE(PCI_VENDOR_ID_REALTEK,     0x8167), 0, 0, RTL_CFG_0 },
 176         { PCI_DEVICE(PCI_VENDOR_ID_REALTEK,     0x8168), 0, 0, RTL_CFG_1 },
 177         { PCI_DEVICE(PCI_VENDOR_ID_REALTEK,     0x8169), 0, 0, RTL_CFG_0 },
 178         { PCI_DEVICE(PCI_VENDOR_ID_DLINK,       0x4300), 0, 0, RTL_CFG_0 },
 179         { PCI_DEVICE(PCI_VENDOR_ID_AT,          0xc107), 0, 0, RTL_CFG_0 },
 180         { PCI_DEVICE(0x16ec,                    0x0116), 0, 0, RTL_CFG_0 },
 181         { PCI_VENDOR_ID_LINKSYS,                0x1032,
 182                 PCI_ANY_ID, 0x0024, 0, 0, RTL_CFG_0 },
 183         { 0x0001,                               0x8168,
 184                 PCI_ANY_ID, 0x2410, 0, 0, RTL_CFG_2 },
 185         {0,},
 186 };
 187
 188 MODULE_DEVICE_TABLE(pci, rtl8169_pci_tbl);
 189
 190 /*
 191  * we set our copybreak very high so that we don't have
 192  * to allocate 16k frames all the time (see note in
 193  * rtl8169_open()
 194  */
 195 static int rx_copybreak = 16383;
 196 static int use_dac;
 197 static struct {
 198         u32 msg_enable;
 199 } debug = { -1 };
 200
 201 enum rtl_registers {
 202         MAC0            = 0,    /* Ethernet hardware address. */
 203         MAC4            = 4,
 204         MAR0            = 8,    /* Multicast filter. */
 205         CounterAddrLow          = 0x10,
 206         CounterAddrHigh         = 0x14,
 207         TxDescStartAddrLow      = 0x20,
 208         TxDescStartAddrHigh     = 0x24,
 209         TxHDescStartAddrLow     = 0x28,
 210         TxHDescStartAddrHigh    = 0x2c,
 211         FLASH           = 0x30,
 212         ERSR            = 0x36,
 213         ChipCmd         = 0x37,
 214         TxPoll          = 0x38,
 215         IntrMask        = 0x3c,
 216         IntrStatus      = 0x3e,
 217         TxConfig        = 0x40,
 218         RxConfig        = 0x44,
 219         RxMissed        = 0x4c,
 220         Cfg9346         = 0x50,
 221         Config0         = 0x51,
 222         Config1         = 0x52,
 223         Config2         = 0x53,
 224         Config3         = 0x54,
 225         Config4         = 0x55,
 226         Config5         = 0x56,
 227         MultiIntr       = 0x5c,
 228         PHYAR           = 0x60,
 229         PHYstatus       = 0x6c,
 230         RxMaxSize       = 0xda,
 231         CPlusCmd        = 0xe0,
 232         IntrMitigate    = 0xe2,
 233         RxDescAddrLow   = 0xe4,
 234         RxDescAddrHigh  = 0xe8,
 235         EarlyTxThres    = 0xec,
 236         FuncEvent       = 0xf0,
 237         FuncEventMask   = 0xf4,
 238         FuncPresetState = 0xf8,
 239         FuncForceEvent  = 0xfc,
 240 };
 241
 242 enum rtl8110_registers {
 243         TBICSR                  = 0x64,
 244         TBI_ANAR                = 0x68,
 245         TBI_LPAR                = 0x6a,
 246 };
 247
 248 enum rtl8168_8101_registers {
 249         CSIDR                   = 0x64,
 250         CSIAR                   = 0x68,
 251 #define CSIAR_FLAG                      0x80000000
 252 #define CSIAR_WRITE_CMD                 0x80000000
 253 #define CSIAR_BYTE_ENABLE               0x0f
 254 #define CSIAR_BYTE_ENABLE_SHIFT         12
 255 #define CSIAR_ADDR_MASK                 0x0fff
 256
 257         EPHYAR                  = 0x80,
 258 #define EPHYAR_FLAG                     0x80000000
 259 #define EPHYAR_WRITE_CMD                0x80000000
 260 #define EPHYAR_REG_MASK                 0x1f
 261 #define EPHYAR_REG_SHIFT                16
 262 #define EPHYAR_DATA_MASK                0xffff
 263         DBG_REG                 = 0xd1,
 264 #define FIX_NAK_1                       (1 << 4)
 265 #define FIX_NAK_2                       (1 << 3)
 266         EFUSEAR                 = 0xdc,
 267 #define EFUSEAR_FLAG                    0x80000000
 268 #define EFUSEAR_WRITE_CMD               0x80000000
 269 #define EFUSEAR_READ_CMD                0x00000000
 270 #define EFUSEAR_REG_MASK                0x03ff
 271 #define EFUSEAR_REG_SHIFT               8
 272 #define EFUSEAR_DATA_MASK               0xff
 273 };
 274
 275 enum rtl_register_content {
 276         /* InterruptStatusBits */
 277         SYSErr          = 0x8000,
 278         PCSTimeout      = 0x4000,
 279         SWInt           = 0x0100,
 280         TxDescUnavail   = 0x0080,
 281         RxFIFOOver      = 0x0040,
 282         LinkChg         = 0x0020,
 283         RxOverflow      = 0x0010,
 284         TxErr           = 0x0008,
 285         TxOK            = 0x0004,
 286         RxErr           = 0x0002,
 287         RxOK            = 0x0001,
 288
 289         /* RxStatusDesc */
 290         RxFOVF  = (1 << 23),
 291         RxRWT   = (1 << 22),
 292         RxRES   = (1 << 21),
 293         RxRUNT  = (1 << 20),
 294         RxCRC   = (1 << 19),
 295
 296         /* ChipCmdBits */
 297         CmdReset        = 0x10,
 298         CmdRxEnb        = 0x08,
 299         CmdTxEnb        = 0x04,
 300         RxBufEmpty      = 0x01,
 301
 302         /* TXPoll register p.5 */
 303         HPQ             = 0x80,         /* Poll cmd on the high prio queue */
 304         NPQ             = 0x40,         /* Poll cmd on the low prio queue */
 305         FSWInt          = 0x01,         /* Forced software interrupt */
 306
 307         /* Cfg9346Bits */
 308         Cfg9346_Lock    = 0x00,
 309         Cfg9346_Unlock  = 0xc0,
 310
 311         /* rx_mode_bits */
 312         AcceptErr       = 0x20,
 313         AcceptRunt      = 0x10,
 314         AcceptBroadcast = 0x08,
 315         AcceptMulticast = 0x04,
 316         AcceptMyPhys    = 0x02,
 317         AcceptAllPhys   = 0x01,
 318
 319         /* RxConfigBits */
 320         RxCfgFIFOShift  = 13,
 321         RxCfgDMAShift   =  8,
 322
 323         /* TxConfigBits */
 324         TxInterFrameGapShift = 24,
 325         TxDMAShift = 8, /* DMA burst value (0-7) is shift this many bits */
 326
 327         /* Config1 register p.24 */
 328         LEDS1           = (1 << 7),
 329         LEDS0           = (1 << 6),
 330         MSIEnable       = (1 << 5),     /* Enable Message Signaled Interrupt */
 331         Speed_down      = (1 << 4),
 332         MEMMAP          = (1 << 3),
 333         IOMAP           = (1 << 2),
 334         VPD             = (1 << 1),
 335         PMEnable        = (1 << 0),     /* Power Management Enable */
 336
 337         /* Config2 register p. 25 */
 338         PCI_Clock_66MHz = 0x01,
 339         PCI_Clock_33MHz = 0x00,
 340
 341         /* Config3 register p.25 */
 342         MagicPacket     = (1 << 5),     /* Wake up when receives a Magic Packet */
 343         LinkUp          = (1 << 4),     /* Wake up when the cable connection is re-established */
 344         Beacon_en       = (1 << 0),     /* 8168 only. Reserved in the 8168b */
 345
 346         /* Config5 register p.27 */
 347         BWF             = (1 << 6),     /* Accept Broadcast wakeup frame */
 348         MWF             = (1 << 5),     /* Accept Multicast wakeup frame */
 349         UWF             = (1 << 4),     /* Accept Unicast wakeup frame */
 350         LanWake         = (1 << 1),     /* LanWake enable/disable */
 351         PMEStatus       = (1 << 0),     /* PME status can be reset by PCI RST# */
 352
 353         /* TBICSR p.28 */
 354         TBIReset        = 0x80000000,
 355         TBILoopback     = 0x40000000,
 356         TBINwEnable     = 0x20000000,
 357         TBINwRestart    = 0x10000000,
 358         TBILinkOk       = 0x02000000,
 359         TBINwComplete   = 0x01000000,
 360
 361         /* CPlusCmd p.31 */
 362         EnableBist      = (1 << 15),    // 8168 8101
 363         Mac_dbgo_oe     = (1 << 14),    // 8168 8101
 364         Normal_mode     = (1 << 13),    // unused
 365         Force_half_dup  = (1 << 12),    // 8168 8101
 366         Force_rxflow_en = (1 << 11),    // 8168 8101
 367         Force_txflow_en = (1 << 10),    // 8168 8101
 368         Cxpl_dbg_sel    = (1 << 9),     // 8168 8101
 369         ASF             = (1 << 8),     // 8168 8101
 370         PktCntrDisable  = (1 << 7),     // 8168 8101
 371         Mac_dbgo_sel    = 0x001c,       // 8168
 372         RxVlan          = (1 << 6),
 373         RxChkSum        = (1 << 5),
 374         PCIDAC          = (1 << 4),
 375         PCIMulRW        = (1 << 3),
 376         INTT_0          = 0x0000,       // 8168
 377         INTT_1          = 0x0001,       // 8168
 378         INTT_2          = 0x0002,       // 8168
 379         INTT_3          = 0x0003,       // 8168
 380
 381         /* rtl8169_PHYstatus */
 382         TBI_Enable      = 0x80,
 383         TxFlowCtrl      = 0x40,
 384         RxFlowCtrl      = 0x20,
 385         _1000bpsF       = 0x10,
 386         _100bps         = 0x08,
 387         _10bps          = 0x04,
 388         LinkStatus      = 0x02,
 389         FullDup         = 0x01,
 390
 391         /* _TBICSRBit */
 392         TBILinkOK       = 0x02000000,
 393
 394         /* DumpCounterCommand */
 395         CounterDump     = 0x8,
 396 };
 397
 398 enum desc_status_bit {
 399         DescOwn         = (1 << 31), /* Descriptor is owned by NIC */
 400         RingEnd         = (1 << 30), /* End of descriptor ring */
 401         FirstFrag       = (1 << 29), /* First segment of a packet */
 402         LastFrag        = (1 << 28), /* Final segment of a packet */
 403
 404         /* Tx private */
 405         LargeSend       = (1 << 27), /* TCP Large Send Offload (TSO) */
 406         MSSShift        = 16,        /* MSS value position */
 407         MSSMask         = 0xfff,     /* MSS value + LargeSend bit: 12 bits */
 408         IPCS            = (1 << 18), /* Calculate IP checksum */
 409         UDPCS           = (1 << 17), /* Calculate UDP/IP checksum */
 410         TCPCS           = (1 << 16), /* Calculate TCP/IP checksum */
 411         TxVlanTag       = (1 << 17), /* Add VLAN tag */
 412
 413         /* Rx private */
 414         PID1            = (1 << 18), /* Protocol ID bit 1/2 */
 415         PID0            = (1 << 17), /* Protocol ID bit 2/2 */
 416
 417 #define RxProtoUDP      (PID1)
 418 #define RxProtoTCP      (PID0)
 419 #define RxProtoIP       (PID1 | PID0)
 420 #define RxProtoMask     RxProtoIP
 421
 422         IPFail          = (1 << 16), /* IP checksum failed */
 423         UDPFail         = (1 << 15), /* UDP/IP checksum failed */
 424         TCPFail         = (1 << 14), /* TCP/IP checksum failed */
 425         RxVlanTag       = (1 << 16), /* VLAN tag available */
 426 };
 427
 428 #define RsvdMask        0x3fffc000
 429
 430 struct TxDesc {
 431         __le32 opts1;
 432         __le32 opts2;
 433         __le64 addr;
 434 };
 435
 436 struct RxDesc {
 437         __le32 opts1;
 438         __le32 opts2;
 439         __le64 addr;
 440 };
 441
 442 struct ring_info {
 443         struct sk_buff  *skb;
 444         u32             len;
 445         u8              __pad[sizeof(void *) - sizeof(u32)];
 446 };
 447
 448 enum features {
 449         RTL_FEATURE_WOL         = (1 << 0),
 450         RTL_FEATURE_MSI         = (1 << 1),
 451         RTL_FEATURE_GMII        = (1 << 2),
 452 };
 453
 454 struct rtl8169_counters {
 455         __le64  tx_packets;
 456         __le64  rx_packets;
 457         __le64  tx_errors;
 458         __le32  rx_errors;
 459         __le16  rx_missed;
 460         __le16  align_errors;
 461         __le32  tx_one_collision;
 462         __le32  tx_multi_collision;
 463         __le64  rx_unicast;
 464         __le64  rx_broadcast;
 465         __le32  rx_multicast;
 466         __le16  tx_aborted;
 467         __le16  tx_underun;
 468 };
 469
 470 struct rtl8169_private {
 471         void __iomem *mmio_addr;        /* memory map physical address */
 472         struct pci_dev *pci_dev;        /* Index of PCI device */
 473         struct net_device *dev;
 474         struct napi_struct napi;
 475         spinlock_t lock;                /* spin lock flag */
 476         u32 msg_enable;
 477         int chipset;
 478         int mac_version;
 479         u32 cur_rx; /* Index into the Rx descriptor buffer of next Rx pkt. */
 480         u32 cur_tx; /* Index into the Tx descriptor buffer of next Rx pkt. */
 481         u32 dirty_rx;
 482         u32 dirty_tx;
 483         struct TxDesc *TxDescArray;     /* 256-aligned Tx descriptor ring */
 484         struct RxDesc *RxDescArray;     /* 256-aligned Rx descriptor ring */
 485         dma_addr_t TxPhyAddr;
 486         dma_addr_t RxPhyAddr;
 487         struct sk_buff *Rx_skbuff[NUM_RX_DESC]; /* Rx data buffers */
 488         struct ring_info tx_skb[NUM_TX_DESC];   /* Tx data buffers */
 489         unsigned align;
 490         unsigned rx_buf_sz;
 491         struct timer_list timer;
 492         u16 cp_cmd;
 493         u16 intr_event;
 494         u16 napi_event;
 495         u16 intr_mask;
 496         int phy_1000_ctrl_reg;
 497 #ifdef CONFIG_R8169_VLAN
 498         struct vlan_group *vlgrp;
 499 #endif
 500         int (*set_speed)(struct net_device *, u8 autoneg, u16 speed, u8 duplex);
 501         int (*get_settings)(struct net_device *, struct ethtool_cmd *);
 502         void (*phy_reset_enable)(void __iomem *);
 503         void (*hw_start)(struct net_device *);
 504         unsigned int (*phy_reset_pending)(void __iomem *);
 505         unsigned int (*link_ok)(void __iomem *);
 506         int (*do_ioctl)(struct rtl8169_private *tp, struct mii_ioctl_data *data, int cmd);
 507         int pcie_cap;
 508         struct delayed_work task;
 509         unsigned features;
 510
 511         struct mii_if_info mii;
 512         struct rtl8169_counters counters;
 513         u32 saved_wolopts;
 514 };
 515
 516 MODULE_AUTHOR("Realtek and the Linux r8169 crew <netdev@vger.kernel.org>");
 517 MODULE_DESCRIPTION("RealTek RTL-8169 Gigabit Ethernet driver");
 518 module_param(rx_copybreak, int, 0);
 519 MODULE_PARM_DESC(rx_copybreak, "Copy breakpoint for copy-only-tiny-frames");
 520 module_param(use_dac, int, 0);
 521 MODULE_PARM_DESC(use_dac, "Enable PCI DAC. Unsafe on 32 bit PCI slot.");
 522 module_param_named(debug, debug.msg_enable, int, 0);
 523 MODULE_PARM_DESC(debug, "Debug verbosity level (0=none, ..., 16=all)");
 524 MODULE_LICENSE("GPL");
 525 MODULE_VERSION(RTL8169_VERSION);
 526
 527 static int rtl8169_open(struct net_device *dev);
 528 static netdev_tx_t rtl8169_start_xmit(struct sk_buff *skb,
 529                                       struct net_device *dev);
 530 static irqreturn_t rtl8169_interrupt(int irq, void *dev_instance);
 531 static int rtl8169_init_ring(struct net_device *dev);
 532 static void rtl_hw_start(struct net_device *dev);
 533 static int rtl8169_close(struct net_device *dev);
 534 static void rtl_set_rx_mode(struct net_device *dev);
 535 static void rtl8169_tx_timeout(struct net_device *dev);
 536 static struct net_device_stats *rtl8169_get_stats(struct net_device *dev);
 537 static int rtl8169_rx_interrupt(struct net_device *, struct rtl8169_private *,
 538                                 void __iomem *, u32 budget);
 539 static int rtl8169_change_mtu(struct net_device *dev, int new_mtu);
 540 static void rtl8169_down(struct net_device *dev);
 541 static void rtl8169_rx_clear(struct rtl8169_private *tp);
 542 static int rtl8169_poll(struct napi_struct *napi, int budget);
 543
 544 static const unsigned int rtl8169_rx_config =
 545         (RX_FIFO_THRESH << RxCfgFIFOShift) | (RX_DMA_BURST << RxCfgDMAShift);
 546
 547 static void mdio_write(void __iomem *ioaddr, int reg_addr, int value)
 548 {
 549         int i;
 550
 551         RTL_W32(PHYAR, 0x80000000 | (reg_addr & 0x1f) << 16 | (value & 0xffff));
 552
 553         for (i = 20; i > 0; i--) {
 554                 /*
 555                  * Check if the RTL8169 has completed writing to the specified
 556                  * MII register.
 557                  */
 558                 if (!(RTL_R32(PHYAR) & 0x80000000))
 559                         break;
 560                 udelay(25);
 561         }
 562 }
 563
 564 static int mdio_read(void __iomem *ioaddr, int reg_addr)
 565 {
 566         int i, value = -1;
 567
 568         RTL_W32(PHYAR, 0x0 | (reg_addr & 0x1f) << 16);
 569
 570         for (i = 20; i > 0; i--) {
 571                 /*
 572                  * Check if the RTL8169 has completed retrieving data from
 573                  * the specified MII register.
 574                  */
 575                 if (RTL_R32(PHYAR) & 0x80000000) {
 576                         value = RTL_R32(PHYAR) & 0xffff;
 577                         break;
 578                 }
 579                 udelay(25);
 580         }
 581         return value;
 582 }
 583
 584 static void mdio_patch(void __iomem *ioaddr, int reg_addr, int value)
 585 {
 586         mdio_write(ioaddr, reg_addr, mdio_read(ioaddr, reg_addr) | value);
 587 }
 588
 589 static void mdio_plus_minus(void __iomem *ioaddr, int reg_addr, int p, int m)
 590 {
 591         int val;
 592
 593         val = mdio_read(ioaddr, reg_addr);
 594         mdio_write(ioaddr, reg_addr, (val | p) & ~m);
 595 }
 596
 597 static void rtl_mdio_write(struct net_device *dev, int phy_id, int location,
 598                            int val)
 599 {
 600         struct rtl8169_private *tp = netdev_priv(dev);
 601         void __iomem *ioaddr = tp->mmio_addr;
 602
 603         mdio_write(ioaddr, location, val);
 604 }
 605
 606 static int rtl_mdio_read(struct net_device *dev, int phy_id, int location)
 607 {
 608         struct rtl8169_private *tp = netdev_priv(dev);
 609         void __iomem *ioaddr = tp->mmio_addr;
 610
 611         return mdio_read(ioaddr, location);
 612 }
 613
 614 static void rtl_ephy_write(void __iomem *ioaddr, int reg_addr, int value)
 615 {
 616         unsigned int i;
 617
 618         RTL_W32(EPHYAR, EPHYAR_WRITE_CMD | (value & EPHYAR_DATA_MASK) |
 619                 (reg_addr & EPHYAR_REG_MASK) << EPHYAR_REG_SHIFT);
 620
 621         for (i = 0; i < 100; i++) {
 622                 if (!(RTL_R32(EPHYAR) & EPHYAR_FLAG))
 623                         break;
 624                 udelay(10);
 625         }
 626 }
 627
 628 static u16 rtl_ephy_read(void __iomem *ioaddr, int reg_addr)
 629 {
 630         u16 value = 0xffff;
 631         unsigned int i;
 632
 633         RTL_W32(EPHYAR, (reg_addr & EPHYAR_REG_MASK) << EPHYAR_REG_SHIFT);
 634
 635         for (i = 0; i < 100; i++) {
 636                 if (RTL_R32(EPHYAR) & EPHYAR_FLAG) {
 637                         value = RTL_R32(EPHYAR) & EPHYAR_DATA_MASK;
 638                         break;
 639                 }
 640                 udelay(10);
 641         }
 642
 643         return value;
 644 }
 645
 646 static void rtl_csi_write(void __iomem *ioaddr, int addr, int value)
 647 {
 648         unsigned int i;
 649
 650         RTL_W32(CSIDR, value);
 651         RTL_W32(CSIAR, CSIAR_WRITE_CMD | (addr & CSIAR_ADDR_MASK) |
 652                 CSIAR_BYTE_ENABLE << CSIAR_BYTE_ENABLE_SHIFT);
 653
 654         for (i = 0; i < 100; i++) {
 655                 if (!(RTL_R32(CSIAR) & CSIAR_FLAG))
 656                         break;
 657                 udelay(10);
 658         }
 659 }
 660
 661 static u32 rtl_csi_read(void __iomem *ioaddr, int addr)
 662 {
 663         u32 value = ~0x00;
 664         unsigned int i;
 665
 666         RTL_W32(CSIAR, (addr & CSIAR_ADDR_MASK) |
 667                 CSIAR_BYTE_ENABLE << CSIAR_BYTE_ENABLE_SHIFT);
 668
 669         for (i = 0; i < 100; i++) {
 670                 if (RTL_R32(CSIAR) & CSIAR_FLAG) {
 671                         value = RTL_R32(CSIDR);
 672                         break;
 673                 }
 674                 udelay(10);
 675         }
 676
 677         return value;
 678 }
 679
 680 static u8 rtl8168d_efuse_read(void __iomem *ioaddr, int reg_addr)
 681 {
 682         u8 value = 0xff;
 683         unsigned int i;
 684
 685         RTL_W32(EFUSEAR, (reg_addr & EFUSEAR_REG_MASK) << EFUSEAR_REG_SHIFT);
 686
 687         for (i = 0; i < 300; i++) {
 688                 if (RTL_R32(EFUSEAR) & EFUSEAR_FLAG) {
 689                         value = RTL_R32(EFUSEAR) & EFUSEAR_DATA_MASK;
 690                         break;
 691                 }
 692                 udelay(100);
 693         }
 694
 695         return value;
 696 }
 697
 698 static void rtl8169_irq_mask_and_ack(void __iomem *ioaddr)
 699 {
 700         RTL_W16(IntrMask, 0x0000);
 701
 702         RTL_W16(IntrStatus, 0xffff);
 703 }
 704
 705 static void rtl8169_asic_down(void __iomem *ioaddr)
 706 {
 707         RTL_W8(ChipCmd, 0x00);
 708         rtl8169_irq_mask_and_ack(ioaddr);
 709         RTL_R16(CPlusCmd);
 710 }
 711
 712 static unsigned int rtl8169_tbi_reset_pending(void __iomem *ioaddr)
 713 {
 714         return RTL_R32(TBICSR) & TBIReset;
 715 }
 716
 717 static unsigned int rtl8169_xmii_reset_pending(void __iomem *ioaddr)
 718 {
 719         return mdio_read(ioaddr, MII_BMCR) & BMCR_RESET;
 720 }
 721
 722 static unsigned int rtl8169_tbi_link_ok(void __iomem *ioaddr)
 723 {
 724         return RTL_R32(TBICSR) & TBILinkOk;
 725 }
 726
 727 static unsigned int rtl8169_xmii_link_ok(void __iomem *ioaddr)
 728 {
 729         return RTL_R8(PHYstatus) & LinkStatus;
 730 }
 731
 732 static void rtl8169_tbi_reset_enable(void __iomem *ioaddr)
 733 {
 734         RTL_W32(TBICSR, RTL_R32(TBICSR) | TBIReset);
 735 }
 736
 737 static void rtl8169_xmii_reset_enable(void __iomem *ioaddr)
 738 {
 739         unsigned int val;
 740
 741         val = mdio_read(ioaddr, MII_BMCR) | BMCR_RESET;
 742         mdio_write(ioaddr, MII_BMCR, val & 0xffff);
 743 }
 744
 745 static void rtl8169_check_link_status(struct net_device *dev,
 746                                       struct rtl8169_private *tp,
 747                                       void __iomem *ioaddr)
 748 {
 749         unsigned long flags;
 750
 751         spin_lock_irqsave(&tp->lock, flags);
 752         if (tp->link_ok(ioaddr)) {
 753                 /* This is to cancel a scheduled suspend if there's one. */
 754                 pm_request_resume(&tp->pci_dev->dev);
 755                 netif_carrier_on(dev);
 756                 netif_info(tp, ifup, dev, "link up\n");
 757         } else {
 758                 netif_carrier_off(dev);
 759                 netif_info(tp, ifdown, dev, "link down\n");
 760                 pm_schedule_suspend(&tp->pci_dev->dev, 100);
 761         }
 762         spin_unlock_irqrestore(&tp->lock, flags);
 763 }
 764
 765 #define WAKE_ANY (WAKE_PHY | WAKE_MAGIC | WAKE_UCAST | WAKE_BCAST | WAKE_MCAST)
 766
 767 static u32 __rtl8169_get_wol(struct rtl8169_private *tp)
 768 {
 769         void __iomem *ioaddr = tp->mmio_addr;
 770         u8 options;
 771         u32 wolopts = 0;
 772
 773         options = RTL_R8(Config1);
 774         if (!(options & PMEnable))
 775                 return 0;
 776
 777         options = RTL_R8(Config3);
 778         if (options & LinkUp)
 779                 wolopts |= WAKE_PHY;
 780         if (options & MagicPacket)
 781                 wolopts |= WAKE_MAGIC;
 782
 783         options = RTL_R8(Config5);
 784         if (options & UWF)
 785                 wolopts |= WAKE_UCAST;
 786         if (options & BWF)
 787                 wolopts |= WAKE_BCAST;
 788         if (options & MWF)
 789                 wolopts |= WAKE_MCAST;
 790
 791         return wolopts;
 792 }
 793
 794 static void rtl8169_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
 795 {
 796         struct rtl8169_private *tp = netdev_priv(dev);
 797
 798         spin_lock_irq(&tp->lock);
 799
 800         wol->supported = WAKE_ANY;
 801         wol->wolopts = __rtl8169_get_wol(tp);
 802
 803         spin_unlock_irq(&tp->lock);
 804 }
 805
 806 static void __rtl8169_set_wol(struct rtl8169_private *tp, u32 wolopts)
 807 {
 808         void __iomem *ioaddr = tp->mmio_addr;
 809         unsigned int i;
 810         static const struct {
 811                 u32 opt;
 812                 u16 reg;
 813                 u8  mask;
 814         } cfg[] = {
 815                 { WAKE_ANY,   Config1, PMEnable },
 816                 { WAKE_PHY,   Config3, LinkUp },
 817                 { WAKE_MAGIC, Config3, MagicPacket },
 818                 { WAKE_UCAST, Config5, UWF },
 819                 { WAKE_BCAST, Config5, BWF },
 820                 { WAKE_MCAST, Config5, MWF },
 821                 { WAKE_ANY,   Config5, LanWake }
 822         };
 823
 824         RTL_W8(Cfg9346, Cfg9346_Unlock);
 825
 826         for (i = 0; i < ARRAY_SIZE(cfg); i++) {
 827                 u8 options = RTL_R8(cfg[i].reg) & ~cfg[i].mask;
 828                 if (wolopts & cfg[i].opt)
 829                         options |= cfg[i].mask;
 830                 RTL_W8(cfg[i].reg, options);
 831         }
 832
 833         RTL_W8(Cfg9346, Cfg9346_Lock);
 834 }
 835
 836 static int rtl8169_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
 837 {
 838         struct rtl8169_private *tp = netdev_priv(dev);
 839
 840         spin_lock_irq(&tp->lock);
 841
 842         if (wol->wolopts)
 843                 tp->features |= RTL_FEATURE_WOL;
 844         else
 845                 tp->features &= ~RTL_FEATURE_WOL;
 846         __rtl8169_set_wol(tp, wol->wolopts);
 847         device_set_wakeup_enable(&tp->pci_dev->dev, wol->wolopts);
 848
 849         spin_unlock_irq(&tp->lock);
 850
 851         return 0;
 852 }
 853
 854 static void rtl8169_get_drvinfo(struct net_device *dev,
 855                                 struct ethtool_drvinfo *info)
 856 {
 857         struct rtl8169_private *tp = netdev_priv(dev);
 858
 859         strcpy(info->driver, MODULENAME);
 860         strcpy(info->version, RTL8169_VERSION);
 861         strcpy(info->bus_info, pci_name(tp->pci_dev));
 862 }
 863
 864 static int rtl8169_get_regs_len(struct net_device *dev)
 865 {
 866         return R8169_REGS_SIZE;
 867 }
 868
 869 static int rtl8169_set_speed_tbi(struct net_device *dev,
 870                                  u8 autoneg, u16 speed, u8 duplex)
 871 {
 872         struct rtl8169_private *tp = netdev_priv(dev);
 873         void __iomem *ioaddr = tp->mmio_addr;
 874         int ret = 0;
 875         u32 reg;
 876
 877         reg = RTL_R32(TBICSR);
 878         if ((autoneg == AUTONEG_DISABLE) && (speed == SPEED_1000) &&
 879             (duplex == DUPLEX_FULL)) {
 880                 RTL_W32(TBICSR, reg & ~(TBINwEnable | TBINwRestart));
 881         } else if (autoneg == AUTONEG_ENABLE)
 882                 RTL_W32(TBICSR, reg | TBINwEnable | TBINwRestart);
 883         else {
 884                 netif_warn(tp, link, dev,
 885                            "incorrect speed setting refused in TBI mode\n");
 886                 ret = -EOPNOTSUPP;
 887         }
 888
 889         return ret;
 890 }
 891
 892 static int rtl8169_set_speed_xmii(struct net_device *dev,
 893                                   u8 autoneg, u16 speed, u8 duplex)
 894 {
 895         struct rtl8169_private *tp = netdev_priv(dev);
 896         void __iomem *ioaddr = tp->mmio_addr;
 897         int giga_ctrl, bmcr;
 898
 899         if (autoneg == AUTONEG_ENABLE) {
 900                 int auto_nego;
 901
 902                 auto_nego = mdio_read(ioaddr, MII_ADVERTISE);
 903                 auto_nego |= (ADVERTISE_10HALF | ADVERTISE_10FULL |
 904                               ADVERTISE_100HALF | ADVERTISE_100FULL);
 905                 auto_nego |= ADVERTISE_PAUSE_CAP | ADVERTISE_PAUSE_ASYM;
 906
 907                 giga_ctrl = mdio_read(ioaddr, MII_CTRL1000);
 908                 giga_ctrl &= ~(ADVERTISE_1000FULL | ADVERTISE_1000HALF);
 909
 910                 /* The 8100e/8101e/8102e do Fast Ethernet only. */
 911                 if ((tp->mac_version != RTL_GIGA_MAC_VER_07) &&
 912                     (tp->mac_version != RTL_GIGA_MAC_VER_08) &&
 913                     (tp->mac_version != RTL_GIGA_MAC_VER_09) &&
 914                     (tp->mac_version != RTL_GIGA_MAC_VER_10) &&
 915                     (tp->mac_version != RTL_GIGA_MAC_VER_13) &&
 916                     (tp->mac_version != RTL_GIGA_MAC_VER_14) &&
 917                     (tp->mac_version != RTL_GIGA_MAC_VER_15) &&
 918                     (tp->mac_version != RTL_GIGA_MAC_VER_16)) {
 919                         giga_ctrl |= ADVERTISE_1000FULL | ADVERTISE_1000HALF;
 920                 } else {
 921                         netif_info(tp, link, dev,
 922                                    "PHY does not support 1000Mbps\n");
 923                 }
 924
 925                 bmcr = BMCR_ANENABLE | BMCR_ANRESTART;
 926
 927                 if ((tp->mac_version == RTL_GIGA_MAC_VER_11) ||
 928                     (tp->mac_version == RTL_GIGA_MAC_VER_12) ||
 929                     (tp->mac_version >= RTL_GIGA_MAC_VER_17)) {
 930                         /*
 931                          * Wake up the PHY.
 932                          * Vendor specific (0x1f) and reserved (0x0e) MII
 933                          * registers.
 934                          */
 935                         mdio_write(ioaddr, 0x1f, 0x0000);
 936                         mdio_write(ioaddr, 0x0e, 0x0000);
 937                 }
 938
 939                 mdio_write(ioaddr, MII_ADVERTISE, auto_nego);
 940                 mdio_write(ioaddr, MII_CTRL1000, giga_ctrl);
 941         } else {
 942                 giga_ctrl = 0;
 943
 944                 if (speed == SPEED_10)
 945                         bmcr = 0;
 946                 else if (speed == SPEED_100)
 947                         bmcr = BMCR_SPEED100;
 948                 else
 949                         return -EINVAL;
 950
 951                 if (duplex == DUPLEX_FULL)
 952                         bmcr |= BMCR_FULLDPLX;
 953
 954                 mdio_write(ioaddr, 0x1f, 0x0000);
 955         }
 956
 957         tp->phy_1000_ctrl_reg = giga_ctrl;
 958
 959         mdio_write(ioaddr, MII_BMCR, bmcr);
 960
 961         if ((tp->mac_version == RTL_GIGA_MAC_VER_02) ||
 962             (tp->mac_version == RTL_GIGA_MAC_VER_03)) {
 963                 if ((speed == SPEED_100) && (autoneg != AUTONEG_ENABLE)) {
 964                         mdio_write(ioaddr, 0x17, 0x2138);
 965                         mdio_write(ioaddr, 0x0e, 0x0260);
 966                 } else {
 967                         mdio_write(ioaddr, 0x17, 0x2108);
 968                         mdio_write(ioaddr, 0x0e, 0x0000);
 969                 }
 970         }
 971
 972         return 0;
 973 }
 974
 975 static int rtl8169_set_speed(struct net_device *dev,
 976                              u8 autoneg, u16 speed, u8 duplex)
 977 {
 978         struct rtl8169_private *tp = netdev_priv(dev);
 979         int ret;
 980
 981         ret = tp->set_speed(dev, autoneg, speed, duplex);
 982
 983         if (netif_running(dev) && (tp->phy_1000_ctrl_reg & ADVERTISE_1000FULL))
 984                 mod_timer(&tp->timer, jiffies + RTL8169_PHY_TIMEOUT);
 985
 986         return ret;
 987 }
 988
 989 static int rtl8169_set_settings(struct net_device *dev, struct ethtool_cmd *cmd)
 990 {
 991         struct rtl8169_private *tp = netdev_priv(dev);
 992         unsigned long flags;
 993         int ret;
 994
 995         spin_lock_irqsave(&tp->lock, flags);
 996         ret = rtl8169_set_speed(dev, cmd->autoneg, cmd->speed, cmd->duplex);
 997         spin_unlock_irqrestore(&tp->lock, flags);
 998
 999         return ret;
1000 }
1001
1002 static u32 rtl8169_get_rx_csum(struct net_device *dev)
1003 {
1004         struct rtl8169_private *tp = netdev_priv(dev);
1005
1006         return tp->cp_cmd & RxChkSum;
1007 }
1008
1009 static int rtl8169_set_rx_csum(struct net_device *dev, u32 data)
1010 {
1011         struct rtl8169_private *tp = netdev_priv(dev);
1012         void __iomem *ioaddr = tp->mmio_addr;
1013         unsigned long flags;
1014
1015         spin_lock_irqsave(&tp->lock, flags);
1016
1017         if (data)
1018                 tp->cp_cmd |= RxChkSum;
1019         else
1020                 tp->cp_cmd &= ~RxChkSum;
1021
1022         RTL_W16(CPlusCmd, tp->cp_cmd);
1023         RTL_R16(CPlusCmd);
1024
1025         spin_unlock_irqrestore(&tp->lock, flags);
1026
1027         return 0;
1028 }
1029
1030 #ifdef CONFIG_R8169_VLAN
1031
1032 static inline u32 rtl8169_tx_vlan_tag(struct rtl8169_private *tp,
1033                                       struct sk_buff *skb)
1034 {
1035         return (tp->vlgrp && vlan_tx_tag_present(skb)) ?
1036                 TxVlanTag | swab16(vlan_tx_tag_get(skb)) : 0x00;
1037 }
1038
1039 static void rtl8169_vlan_rx_register(struct net_device *dev,
1040                                      struct vlan_group *grp)
1041 {
1042         struct rtl8169_private *tp = netdev_priv(dev);
1043         void __iomem *ioaddr = tp->mmio_addr;
1044         unsigned long flags;
1045
1046         spin_lock_irqsave(&tp->lock, flags);
1047         tp->vlgrp = grp;
1048         /*
1049          * Do not disable RxVlan on 8110SCd.
1050          */
1051         if (tp->vlgrp || (tp->mac_version == RTL_GIGA_MAC_VER_05))
1052                 tp->cp_cmd |= RxVlan;
1053         else
1054                 tp->cp_cmd &= ~RxVlan;
1055         RTL_W16(CPlusCmd, tp->cp_cmd);
1056         RTL_R16(CPlusCmd);
1057         spin_unlock_irqrestore(&tp->lock, flags);
1058 }
1059
1060 static int rtl8169_rx_vlan_skb(struct rtl8169_private *tp, struct RxDesc *desc,
1061                                struct sk_buff *skb, int polling)
1062 {
1063         u32 opts2 = le32_to_cpu(desc->opts2);
1064         struct vlan_group *vlgrp = tp->vlgrp;
1065         int ret;
1066
1067         if (vlgrp && (opts2 & RxVlanTag)) {
1068                 __vlan_hwaccel_rx(skb, vlgrp, swab16(opts2 & 0xffff), polling);
1069                 ret = 0;
1070         } else
1071                 ret = -1;
1072         desc->opts2 = 0;
1073         return ret;
1074 }
1075
1076 #else /* !CONFIG_R8169_VLAN */
1077
1078 static inline u32 rtl8169_tx_vlan_tag(struct rtl8169_private *tp,
1079                                       struct sk_buff *skb)
1080 {
1081         return 0;
1082 }
1083
1084 static int rtl8169_rx_vlan_skb(struct rtl8169_private *tp, struct RxDesc *desc,
1085                                struct sk_buff *skb, int polling)
1086 {
1087         return -1;
1088 }
1089
1090 #endif
1091
1092 static int rtl8169_gset_tbi(struct net_device *dev, struct ethtool_cmd *cmd)
1093 {
1094         struct rtl8169_private *tp = netdev_priv(dev);
1095         void __iomem *ioaddr = tp->mmio_addr;
1096         u32 status;
1097
1098         cmd->supported =
1099                 SUPPORTED_1000baseT_Full | SUPPORTED_Autoneg | SUPPORTED_FIBRE;
1100         cmd->port = PORT_FIBRE;
1101         cmd->transceiver = XCVR_INTERNAL;
1102
1103         status = RTL_R32(TBICSR);
1104         cmd->advertising = (status & TBINwEnable) ?  ADVERTISED_Autoneg : 0;
1105         cmd->autoneg = !!(status & TBINwEnable);
1106
1107         cmd->speed = SPEED_1000;
1108         cmd->duplex = DUPLEX_FULL; /* Always set */
1109
1110         return 0;
1111 }
1112
1113 static int rtl8169_gset_xmii(struct net_device *dev, struct ethtool_cmd *cmd)
1114 {
1115         struct rtl8169_private *tp = netdev_priv(dev);
1116
1117         return mii_ethtool_gset(&tp->mii, cmd);
1118 }
1119
1120 static int rtl8169_get_settings(struct net_device *dev, struct ethtool_cmd *cmd)
1121 {
1122         struct rtl8169_private *tp = netdev_priv(dev);
1123         unsigned long flags;
1124         int rc;
1125
1126         spin_lock_irqsave(&tp->lock, flags);
1127
1128         rc = tp->get_settings(dev, cmd);
1129
1130         spin_unlock_irqrestore(&tp->lock, flags);
1131         return rc;
1132 }
1133
1134 static void rtl8169_get_regs(struct net_device *dev, struct ethtool_regs *regs,
1135                              void *p)
1136 {
1137         struct rtl8169_private *tp = netdev_priv(dev);
1138         unsigned long flags;
1139
1140         if (regs->len > R8169_REGS_SIZE)
1141                 regs->len = R8169_REGS_SIZE;
1142
1143         spin_lock_irqsave(&tp->lock, flags);
1144         memcpy_fromio(p, tp->mmio_addr, regs->len);
1145         spin_unlock_irqrestore(&tp->lock, flags);
1146 }
1147
1148 static u32 rtl8169_get_msglevel(struct net_device *dev)
1149 {
1150         struct rtl8169_private *tp = netdev_priv(dev);
1151
1152         return tp->msg_enable;
1153 }
1154
1155 static void rtl8169_set_msglevel(struct net_device *dev, u32 value)
1156 {
1157         struct rtl8169_private *tp = netdev_priv(dev);
1158
1159         tp->msg_enable = value;
1160 }
1161
1162 static const char rtl8169_gstrings[][ETH_GSTRING_LEN] = {
1163         "tx_packets",
1164         "rx_packets",
1165         "tx_errors",
1166         "rx_errors",
1167         "rx_missed",
1168         "align_errors",
1169         "tx_single_collisions",
1170         "tx_multi_collisions",
1171         "unicast",
1172         "broadcast",
1173         "multicast",
1174         "tx_aborted",
1175         "tx_underrun",
1176 };
1177
1178 static int rtl8169_get_sset_count(struct net_device *dev, int sset)
1179 {
1180         switch (sset) {
1181         case ETH_SS_STATS:
1182                 return ARRAY_SIZE(rtl8169_gstrings);
1183         default:
1184                 return -EOPNOTSUPP;
1185         }
1186 }
1187
1188 static void rtl8169_update_counters(struct net_device *dev)
1189 {
1190         struct rtl8169_private *tp = netdev_priv(dev);
1191         void __iomem *ioaddr = tp->mmio_addr;
1192         struct rtl8169_counters *counters;
1193         dma_addr_t paddr;
1194         u32 cmd;
1195         int wait = 1000;
1196
1197         /*
1198          * Some chips are unable to dump tally counters when the receiver
1199          * is disabled.
1200          */
1201         if ((RTL_R8(ChipCmd) & CmdRxEnb) == 0)
1202                 return;
1203
1204         counters = pci_alloc_consistent(tp->pci_dev, sizeof(*counters), &paddr);
1205         if (!counters)
1206                 return;
1207
1208         RTL_W32(CounterAddrHigh, (u64)paddr >> 32);
1209         cmd = (u64)paddr & DMA_BIT_MASK(32);
1210         RTL_W32(CounterAddrLow, cmd);
1211         RTL_W32(CounterAddrLow, cmd | CounterDump);
1212
1213         while (wait--) {
1214                 if ((RTL_R32(CounterAddrLow) & CounterDump) == 0) {
1215                         /* copy updated counters */
1216                         memcpy(&tp->counters, counters, sizeof(*counters));
1217                         break;
1218                 }
1219                 udelay(10);
1220         }
1221
1222         RTL_W32(CounterAddrLow, 0);
1223         RTL_W32(CounterAddrHigh, 0);
1224
1225         pci_free_consistent(tp->pci_dev, sizeof(*counters), counters, paddr);
1226 }
1227
1228 static void rtl8169_get_ethtool_stats(struct net_device *dev,
1229                                       struct ethtool_stats *stats, u64 *data)
1230 {
1231         struct rtl8169_private *tp = netdev_priv(dev);
1232
1233         ASSERT_RTNL();
1234
1235         rtl8169_update_counters(dev);
1236
1237         data[0] = le64_to_cpu(tp->counters.tx_packets);
1238         data[1] = le64_to_cpu(tp->counters.rx_packets);
1239         data[2] = le64_to_cpu(tp->counters.tx_errors);
1240         data[3] = le32_to_cpu(tp->counters.rx_errors);
1241         data[4] = le16_to_cpu(tp->counters.rx_missed);
1242         data[5] = le16_to_cpu(tp->counters.align_errors);
1243         data[6] = le32_to_cpu(tp->counters.tx_one_collision);
1244         data[7] = le32_to_cpu(tp->counters.tx_multi_collision);
1245         data[8] = le64_to_cpu(tp->counters.rx_unicast);
1246         data[9] = le64_to_cpu(tp->counters.rx_broadcast);
1247         data[10] = le32_to_cpu(tp->counters.rx_multicast);
1248         data[11] = le16_to_cpu(tp->counters.tx_aborted);
1249         data[12] = le16_to_cpu(tp->counters.tx_underun);
1250 }
1251
1252 static void rtl8169_get_strings(struct net_device *dev, u32 stringset, u8 *data)
1253 {
1254         switch(stringset) {
1255         case ETH_SS_STATS:
1256                 memcpy(data, *rtl8169_gstrings, sizeof(rtl8169_gstrings));
1257                 break;
1258         }
1259 }
1260
1261 static const struct ethtool_ops rtl8169_ethtool_ops = {
1262         .get_drvinfo            = rtl8169_get_drvinfo,
1263         .get_regs_len           = rtl8169_get_regs_len,
1264         .get_link               = ethtool_op_get_link,
1265         .get_settings           = rtl8169_get_settings,
1266         .set_settings           = rtl8169_set_settings,
1267         .get_msglevel           = rtl8169_get_msglevel,
1268         .set_msglevel           = rtl8169_set_msglevel,
1269         .get_rx_csum            = rtl8169_get_rx_csum,
1270         .set_rx_csum            = rtl8169_set_rx_csum,
1271         .set_tx_csum            = ethtool_op_set_tx_csum,
1272         .set_sg                 = ethtool_op_set_sg,
1273         .set_tso                = ethtool_op_set_tso,
1274         .get_regs               = rtl8169_get_regs,
1275         .get_wol                = rtl8169_get_wol,
1276         .set_wol                = rtl8169_set_wol,
1277         .get_strings            = rtl8169_get_strings,
1278         .get_sset_count         = rtl8169_get_sset_count,
1279         .get_ethtool_stats      = rtl8169_get_ethtool_stats,
1280 };
1281
1282 static void rtl8169_get_mac_version(struct rtl8169_private *tp,
1283                                     void __iomem *ioaddr)
1284 {
1285         /*
1286          * The driver currently handles the 8168Bf and the 8168Be identically
1287          * but they can be identified more specifically through the test below
1288          * if needed:
1289          *
1290          * (RTL_R32(TxConfig) & 0x700000) == 0x500000 ? 8168Bf : 8168Be
1291          *
1292          * Same thing for the 8101Eb and the 8101Ec:
1293          *
1294          * (RTL_R32(TxConfig) & 0x700000) == 0x200000 ? 8101Eb : 8101Ec
1295          */
1296         static const struct {
1297                 u32 mask;
1298                 u32 val;
1299                 int mac_version;
1300         } mac_info[] = {
1301                 /* 8168D family. */
1302                 { 0x7cf00000, 0x28300000,       RTL_GIGA_MAC_VER_26 },
1303                 { 0x7cf00000, 0x28100000,       RTL_GIGA_MAC_VER_25 },
1304                 { 0x7c800000, 0x28800000,       RTL_GIGA_MAC_VER_27 },
1305                 { 0x7c800000, 0x28000000,       RTL_GIGA_MAC_VER_26 },
1306
1307                 /* 8168C family. */
1308                 { 0x7cf00000, 0x3ca00000,       RTL_GIGA_MAC_VER_24 },
1309                 { 0x7cf00000, 0x3c900000,       RTL_GIGA_MAC_VER_23 },
1310                 { 0x7cf00000, 0x3c800000,       RTL_GIGA_MAC_VER_18 },
1311                 { 0x7c800000, 0x3c800000,       RTL_GIGA_MAC_VER_24 },
1312                 { 0x7cf00000, 0x3c000000,       RTL_GIGA_MAC_VER_19 },
1313                 { 0x7cf00000, 0x3c200000,       RTL_GIGA_MAC_VER_20 },
1314                 { 0x7cf00000, 0x3c300000,       RTL_GIGA_MAC_VER_21 },
1315                 { 0x7cf00000, 0x3c400000,       RTL_GIGA_MAC_VER_22 },
1316                 { 0x7c800000, 0x3c000000,       RTL_GIGA_MAC_VER_22 },
1317
1318                 /* 8168B family. */
1319                 { 0x7cf00000, 0x38000000,       RTL_GIGA_MAC_VER_12 },
1320                 { 0x7cf00000, 0x38500000,       RTL_GIGA_MAC_VER_17 },
1321                 { 0x7c800000, 0x38000000,       RTL_GIGA_MAC_VER_17 },
1322                 { 0x7c800000, 0x30000000,       RTL_GIGA_MAC_VER_11 },
1323
1324                 /* 8101 family. */
1325                 { 0x7cf00000, 0x34a00000,       RTL_GIGA_MAC_VER_09 },
1326                 { 0x7cf00000, 0x24a00000,       RTL_GIGA_MAC_VER_09 },
1327                 { 0x7cf00000, 0x34900000,       RTL_GIGA_MAC_VER_08 },
1328                 { 0x7cf00000, 0x24900000,       RTL_GIGA_MAC_VER_08 },
1329                 { 0x7cf00000, 0x34800000,       RTL_GIGA_MAC_VER_07 },
1330                 { 0x7cf00000, 0x24800000,       RTL_GIGA_MAC_VER_07 },
1331                 { 0x7cf00000, 0x34000000,       RTL_GIGA_MAC_VER_13 },
1332                 { 0x7cf00000, 0x34300000,       RTL_GIGA_MAC_VER_10 },
1333                 { 0x7cf00000, 0x34200000,       RTL_GIGA_MAC_VER_16 },
1334                 { 0x7c800000, 0x34800000,       RTL_GIGA_MAC_VER_09 },
1335                 { 0x7c800000, 0x24800000,       RTL_GIGA_MAC_VER_09 },
1336                 { 0x7c800000, 0x34000000,       RTL_GIGA_MAC_VER_16 },
1337                 /* FIXME: where did these entries come from ? -- FR */
1338                 { 0xfc800000, 0x38800000,       RTL_GIGA_MAC_VER_15 },
1339                 { 0xfc800000, 0x30800000,       RTL_GIGA_MAC_VER_14 },
1340
1341                 /* 8110 family. */
1342                 { 0xfc800000, 0x98000000,       RTL_GIGA_MAC_VER_06 },
1343                 { 0xfc800000, 0x18000000,       RTL_GIGA_MAC_VER_05 },
1344                 { 0xfc800000, 0x10000000,       RTL_GIGA_MAC_VER_04 },
1345                 { 0xfc800000, 0x04000000,       RTL_GIGA_MAC_VER_03 },
1346                 { 0xfc800000, 0x00800000,       RTL_GIGA_MAC_VER_02 },
1347                 { 0xfc800000, 0x00000000,       RTL_GIGA_MAC_VER_01 },
1348
1349                 /* Catch-all */
1350                 { 0x00000000, 0x00000000,       RTL_GIGA_MAC_NONE   }
1351         }, *p = mac_info;
1352         u32 reg;
1353
1354         reg = RTL_R32(TxConfig);
1355         while ((reg & p->mask) != p->val)
1356                 p++;
1357         tp->mac_version = p->mac_version;
1358 }
1359
1360 static void rtl8169_print_mac_version(struct rtl8169_private *tp)
1361 {
1362         dprintk("mac_version = 0x%02x\n", tp->mac_version);
1363 }
1364
1365 struct phy_reg {
1366         u16 reg;
1367         u16 val;
1368 };
1369
1370 static void rtl_phy_write(void __iomem *ioaddr, const struct phy_reg *regs, int len)
1371 {
1372         while (len-- > 0) {
1373                 mdio_write(ioaddr, regs->reg, regs->val);
1374                 regs++;
1375         }
1376 }
1377
1378 static void rtl8169s_hw_phy_config(void __iomem *ioaddr)
1379 {
1380         static const struct phy_reg phy_reg_init[] = {
1381                 { 0x1f, 0x0001 },
1382                 { 0x06, 0x006e },
1383                 { 0x08, 0x0708 },
1384                 { 0x15, 0x4000 },
1385                 { 0x18, 0x65c7 },
1386
1387                 { 0x1f, 0x0001 },
1388                 { 0x03, 0x00a1 },
1389                 { 0x02, 0x0008 },
1390                 { 0x01, 0x0120 },
1391                 { 0x00, 0x1000 },
1392                 { 0x04, 0x0800 },
1393                 { 0x04, 0x0000 },
1394
1395                 { 0x03, 0xff41 },
1396                 { 0x02, 0xdf60 },
1397                 { 0x01, 0x0140 },
1398                 { 0x00, 0x0077 },
1399                 { 0x04, 0x7800 },
1400                 { 0x04, 0x7000 },
1401
1402                 { 0x03, 0x802f },
1403                 { 0x02, 0x4f02 },
1404                 { 0x01, 0x0409 },
1405                 { 0x00, 0xf0f9 },
1406                 { 0x04, 0x9800 },
1407                 { 0x04, 0x9000 },
1408
1409                 { 0x03, 0xdf01 },
1410                 { 0x02, 0xdf20 },
1411                 { 0x01, 0xff95 },
1412                 { 0x00, 0xba00 },
1413                 { 0x04, 0xa800 },
1414                 { 0x04, 0xa000 },
1415
1416                 { 0x03, 0xff41 },
1417                 { 0x02, 0xdf20 },
1418                 { 0x01, 0x0140 },
1419                 { 0x00, 0x00bb },
1420                 { 0x04, 0xb800 },
1421                 { 0x04, 0xb000 },
1422
1423                 { 0x03, 0xdf41 },
1424                 { 0x02, 0xdc60 },
1425                 { 0x01, 0x6340 },
1426                 { 0x00, 0x007d },
1427                 { 0x04, 0xd800 },
1428                 { 0x04, 0xd000 },
1429
1430                 { 0x03, 0xdf01 },
1431                 { 0x02, 0xdf20 },
1432                 { 0x01, 0x100a },
1433                 { 0x00, 0xa0ff },
1434                 { 0x04, 0xf800 },
1435                 { 0x04, 0xf000 },
1436
1437                 { 0x1f, 0x0000 },
1438                 { 0x0b, 0x0000 },
1439                 { 0x00, 0x9200 }
1440         };
1441
1442         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1443 }
1444
1445 static void rtl8169sb_hw_phy_config(void __iomem *ioaddr)
1446 {
1447         static const struct phy_reg phy_reg_init[] = {
1448                 { 0x1f, 0x0002 },
1449                 { 0x01, 0x90d0 },
1450                 { 0x1f, 0x0000 }
1451         };
1452
1453         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1454 }
1455
1456 static void rtl8169scd_hw_phy_config_quirk(struct rtl8169_private *tp,
1457                                            void __iomem *ioaddr)
1458 {
1459         struct pci_dev *pdev = tp->pci_dev;
1460         u16 vendor_id, device_id;
1461
1462         pci_read_config_word(pdev, PCI_SUBSYSTEM_VENDOR_ID, &vendor_id);
1463         pci_read_config_word(pdev, PCI_SUBSYSTEM_ID, &device_id);
1464
1465         if ((vendor_id != PCI_VENDOR_ID_GIGABYTE) || (device_id != 0xe000))
1466                 return;
1467
1468         mdio_write(ioaddr, 0x1f, 0x0001);
1469         mdio_write(ioaddr, 0x10, 0xf01b);
1470         mdio_write(ioaddr, 0x1f, 0x0000);
1471 }
1472
1473 static void rtl8169scd_hw_phy_config(struct rtl8169_private *tp,
1474                                      void __iomem *ioaddr)
1475 {
1476         static const struct phy_reg phy_reg_init[] = {
1477                 { 0x1f, 0x0001 },
1478                 { 0x04, 0x0000 },
1479                 { 0x03, 0x00a1 },
1480                 { 0x02, 0x0008 },
1481                 { 0x01, 0x0120 },
1482                 { 0x00, 0x1000 },
1483                 { 0x04, 0x0800 },
1484                 { 0x04, 0x9000 },
1485                 { 0x03, 0x802f },
1486                 { 0x02, 0x4f02 },
1487                 { 0x01, 0x0409 },
1488                 { 0x00, 0xf099 },
1489                 { 0x04, 0x9800 },
1490                 { 0x04, 0xa000 },
1491                 { 0x03, 0xdf01 },
1492                 { 0x02, 0xdf20 },
1493                 { 0x01, 0xff95 },
1494                 { 0x00, 0xba00 },
1495                 { 0x04, 0xa800 },
1496                 { 0x04, 0xf000 },
1497                 { 0x03, 0xdf01 },
1498                 { 0x02, 0xdf20 },
1499                 { 0x01, 0x101a },
1500                 { 0x00, 0xa0ff },
1501                 { 0x04, 0xf800 },
1502                 { 0x04, 0x0000 },
1503                 { 0x1f, 0x0000 },
1504
1505                 { 0x1f, 0x0001 },
1506                 { 0x10, 0xf41b },
1507                 { 0x14, 0xfb54 },
1508                 { 0x18, 0xf5c7 },
1509                 { 0x1f, 0x0000 },
1510
1511                 { 0x1f, 0x0001 },
1512                 { 0x17, 0x0cc0 },
1513                 { 0x1f, 0x0000 }
1514         };
1515
1516         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1517
1518         rtl8169scd_hw_phy_config_quirk(tp, ioaddr);
1519 }
1520
1521 static void rtl8169sce_hw_phy_config(void __iomem *ioaddr)
1522 {
1523         static const struct phy_reg phy_reg_init[] = {
1524                 { 0x1f, 0x0001 },
1525                 { 0x04, 0x0000 },
1526                 { 0x03, 0x00a1 },
1527                 { 0x02, 0x0008 },
1528                 { 0x01, 0x0120 },
1529                 { 0x00, 0x1000 },
1530                 { 0x04, 0x0800 },
1531                 { 0x04, 0x9000 },
1532                 { 0x03, 0x802f },
1533                 { 0x02, 0x4f02 },
1534                 { 0x01, 0x0409 },
1535                 { 0x00, 0xf099 },
1536                 { 0x04, 0x9800 },
1537                 { 0x04, 0xa000 },
1538                 { 0x03, 0xdf01 },
1539                 { 0x02, 0xdf20 },
1540                 { 0x01, 0xff95 },
1541                 { 0x00, 0xba00 },
1542                 { 0x04, 0xa800 },
1543                 { 0x04, 0xf000 },
1544                 { 0x03, 0xdf01 },
1545                 { 0x02, 0xdf20 },
1546                 { 0x01, 0x101a },
1547                 { 0x00, 0xa0ff },
1548                 { 0x04, 0xf800 },
1549                 { 0x04, 0x0000 },
1550                 { 0x1f, 0x0000 },
1551
1552                 { 0x1f, 0x0001 },
1553                 { 0x0b, 0x8480 },
1554                 { 0x1f, 0x0000 },
1555
1556                 { 0x1f, 0x0001 },
1557                 { 0x18, 0x67c7 },
1558                 { 0x04, 0x2000 },
1559                 { 0x03, 0x002f },
1560                 { 0x02, 0x4360 },
1561                 { 0x01, 0x0109 },
1562                 { 0x00, 0x3022 },
1563                 { 0x04, 0x2800 },
1564                 { 0x1f, 0x0000 },
1565
1566                 { 0x1f, 0x0001 },
1567                 { 0x17, 0x0cc0 },
1568                 { 0x1f, 0x0000 }
1569         };
1570
1571         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1572 }
1573
1574 static void rtl8168bb_hw_phy_config(void __iomem *ioaddr)
1575 {
1576         static const struct phy_reg phy_reg_init[] = {
1577                 { 0x10, 0xf41b },
1578                 { 0x1f, 0x0000 }
1579         };
1580
1581         mdio_write(ioaddr, 0x1f, 0x0001);
1582         mdio_patch(ioaddr, 0x16, 1 << 0);
1583
1584         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1585 }
1586
1587 static void rtl8168bef_hw_phy_config(void __iomem *ioaddr)
1588 {
1589         static const struct phy_reg phy_reg_init[] = {
1590                 { 0x1f, 0x0001 },
1591                 { 0x10, 0xf41b },
1592                 { 0x1f, 0x0000 }
1593         };
1594
1595         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1596 }
1597
1598 static void rtl8168cp_1_hw_phy_config(void __iomem *ioaddr)
1599 {
1600         static const struct phy_reg phy_reg_init[] = {
1601                 { 0x1f, 0x0000 },
1602                 { 0x1d, 0x0f00 },
1603                 { 0x1f, 0x0002 },
1604                 { 0x0c, 0x1ec8 },
1605                 { 0x1f, 0x0000 }
1606         };
1607
1608         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1609 }
1610
1611 static void rtl8168cp_2_hw_phy_config(void __iomem *ioaddr)
1612 {
1613         static const struct phy_reg phy_reg_init[] = {
1614                 { 0x1f, 0x0001 },
1615                 { 0x1d, 0x3d98 },
1616                 { 0x1f, 0x0000 }
1617         };
1618
1619         mdio_write(ioaddr, 0x1f, 0x0000);
1620         mdio_patch(ioaddr, 0x14, 1 << 5);
1621         mdio_patch(ioaddr, 0x0d, 1 << 5);
1622
1623         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1624 }
1625
1626 static void rtl8168c_1_hw_phy_config(void __iomem *ioaddr)
1627 {
1628         static const struct phy_reg phy_reg_init[] = {
1629                 { 0x1f, 0x0001 },
1630                 { 0x12, 0x2300 },
1631                 { 0x1f, 0x0002 },
1632                 { 0x00, 0x88d4 },
1633                 { 0x01, 0x82b1 },
1634                 { 0x03, 0x7002 },
1635                 { 0x08, 0x9e30 },
1636                 { 0x09, 0x01f0 },
1637                 { 0x0a, 0x5500 },
1638                 { 0x0c, 0x00c8 },
1639                 { 0x1f, 0x0003 },
1640                 { 0x12, 0xc096 },
1641                 { 0x16, 0x000a },
1642                 { 0x1f, 0x0000 },
1643                 { 0x1f, 0x0000 },
1644                 { 0x09, 0x2000 },
1645                 { 0x09, 0x0000 }
1646         };
1647
1648         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1649
1650         mdio_patch(ioaddr, 0x14, 1 << 5);
1651         mdio_patch(ioaddr, 0x0d, 1 << 5);
1652         mdio_write(ioaddr, 0x1f, 0x0000);
1653 }
1654
1655 static void rtl8168c_2_hw_phy_config(void __iomem *ioaddr)
1656 {
1657         static const struct phy_reg phy_reg_init[] = {
1658                 { 0x1f, 0x0001 },
1659                 { 0x12, 0x2300 },
1660                 { 0x03, 0x802f },
1661                 { 0x02, 0x4f02 },
1662                 { 0x01, 0x0409 },
1663                 { 0x00, 0xf099 },
1664                 { 0x04, 0x9800 },
1665                 { 0x04, 0x9000 },
1666                 { 0x1d, 0x3d98 },
1667                 { 0x1f, 0x0002 },
1668                 { 0x0c, 0x7eb8 },
1669                 { 0x06, 0x0761 },
1670                 { 0x1f, 0x0003 },
1671                 { 0x16, 0x0f0a },
1672                 { 0x1f, 0x0000 }
1673         };
1674
1675         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1676
1677         mdio_patch(ioaddr, 0x16, 1 << 0);
1678         mdio_patch(ioaddr, 0x14, 1 << 5);
1679         mdio_patch(ioaddr, 0x0d, 1 << 5);
1680         mdio_write(ioaddr, 0x1f, 0x0000);
1681 }
1682
1683 static void rtl8168c_3_hw_phy_config(void __iomem *ioaddr)
1684 {
1685         static const struct phy_reg phy_reg_init[] = {
1686                 { 0x1f, 0x0001 },
1687                 { 0x12, 0x2300 },
1688                 { 0x1d, 0x3d98 },
1689                 { 0x1f, 0x0002 },
1690                 { 0x0c, 0x7eb8 },
1691                 { 0x06, 0x5461 },
1692                 { 0x1f, 0x0003 },
1693                 { 0x16, 0x0f0a },
1694                 { 0x1f, 0x0000 }
1695         };
1696
1697         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1698
1699         mdio_patch(ioaddr, 0x16, 1 << 0);
1700         mdio_patch(ioaddr, 0x14, 1 << 5);
1701         mdio_patch(ioaddr, 0x0d, 1 << 5);
1702         mdio_write(ioaddr, 0x1f, 0x0000);
1703 }
1704
1705 static void rtl8168c_4_hw_phy_config(void __iomem *ioaddr)
1706 {
1707         rtl8168c_3_hw_phy_config(ioaddr);
1708 }
1709
1710 static void rtl8168d_1_hw_phy_config(void __iomem *ioaddr)
1711 {
1712         static const struct phy_reg phy_reg_init_0[] = {
1713                 { 0x1f, 0x0001 },
1714                 { 0x06, 0x4064 },
1715                 { 0x07, 0x2863 },
1716                 { 0x08, 0x059c },
1717                 { 0x09, 0x26b4 },
1718                 { 0x0a, 0x6a19 },
1719                 { 0x0b, 0xdcc8 },
1720                 { 0x10, 0xf06d },
1721                 { 0x14, 0x7f68 },
1722                 { 0x18, 0x7fd9 },
1723                 { 0x1c, 0xf0ff },
1724                 { 0x1d, 0x3d9c },
1725                 { 0x1f, 0x0003 },
1726                 { 0x12, 0xf49f },
1727                 { 0x13, 0x070b },
1728                 { 0x1a, 0x05ad },
1729                 { 0x14, 0x94c0 }
1730         };
1731         static const struct phy_reg phy_reg_init_1[] = {
1732                 { 0x1f, 0x0002 },
1733                 { 0x06, 0x5561 },
1734                 { 0x1f, 0x0005 },
1735                 { 0x05, 0x8332 },
1736                 { 0x06, 0x5561 }
1737         };
1738         static const struct phy_reg phy_reg_init_2[] = {
1739                 { 0x1f, 0x0005 },
1740                 { 0x05, 0xffc2 },
1741                 { 0x1f, 0x0005 },
1742                 { 0x05, 0x8000 },
1743                 { 0x06, 0xf8f9 },
1744                 { 0x06, 0xfaef },
1745                 { 0x06, 0x59ee },
1746                 { 0x06, 0xf8ea },
1747                 { 0x06, 0x00ee },
1748                 { 0x06, 0xf8eb },
1749                 { 0x06, 0x00e0 },
1750                 { 0x06, 0xf87c },
1751                 { 0x06, 0xe1f8 },
1752                 { 0x06, 0x7d59 },
1753                 { 0x06, 0x0fef },
1754                 { 0x06, 0x0139 },
1755                 { 0x06, 0x029e },
1756                 { 0x06, 0x06ef },
1757                 { 0x06, 0x1039 },
1758                 { 0x06, 0x089f },
1759                 { 0x06, 0x2aee },
1760                 { 0x06, 0xf8ea },
1761                 { 0x06, 0x00ee },
1762                 { 0x06, 0xf8eb },
1763                 { 0x06, 0x01e0 },
1764                 { 0x06, 0xf87c },
1765                 { 0x06, 0xe1f8 },
1766                 { 0x06, 0x7d58 },
1767                 { 0x06, 0x409e },
1768                 { 0x06, 0x0f39 },
1769                 { 0x06, 0x46aa },
1770                 { 0x06, 0x0bbf },
1771                 { 0x06, 0x8290 },
1772                 { 0x06, 0xd682 },
1773                 { 0x06, 0x9802 },
1774                 { 0x06, 0x014f },
1775                 { 0x06, 0xae09 },
1776                 { 0x06, 0xbf82 },
1777                 { 0x06, 0x98d6 },
1778                 { 0x06, 0x82a0 },
1779                 { 0x06, 0x0201 },
1780                 { 0x06, 0x4fef },
1781                 { 0x06, 0x95fe },
1782                 { 0x06, 0xfdfc },
1783                 { 0x06, 0x05f8 },
1784                 { 0x06, 0xf9fa },
1785                 { 0x06, 0xeef8 },
1786                 { 0x06, 0xea00 },
1787                 { 0x06, 0xeef8 },
1788                 { 0x06, 0xeb00 },
1789                 { 0x06, 0xe2f8 },
1790                 { 0x06, 0x7ce3 },
1791                 { 0x06, 0xf87d },
1792                 { 0x06, 0xa511 },
1793                 { 0x06, 0x1112 },
1794                 { 0x06, 0xd240 },
1795                 { 0x06, 0xd644 },
1796                 { 0x06, 0x4402 },
1797                 { 0x06, 0x8217 },
1798                 { 0x06, 0xd2a0 },
1799                 { 0x06, 0xd6aa },
1800                 { 0x06, 0xaa02 },
1801                 { 0x06, 0x8217 },
1802                 { 0x06, 0xae0f },
1803                 { 0x06, 0xa544 },
1804                 { 0x06, 0x4402 },
1805                 { 0x06, 0xae4d },
1806                 { 0x06, 0xa5aa },
1807                 { 0x06, 0xaa02 },
1808                 { 0x06, 0xae47 },
1809                 { 0x06, 0xaf82 },
1810                 { 0x06, 0x13ee },
1811                 { 0x06, 0x834e },
1812                 { 0x06, 0x00ee },
1813                 { 0x06, 0x834d },
1814                 { 0x06, 0x0fee },
1815                 { 0x06, 0x834c },
1816                 { 0x06, 0x0fee },
1817                 { 0x06, 0x834f },
1818                 { 0x06, 0x00ee },
1819                 { 0x06, 0x8351 },
1820                 { 0x06, 0x00ee },
1821                 { 0x06, 0x834a },
1822                 { 0x06, 0xffee },
1823                 { 0x06, 0x834b },
1824                 { 0x06, 0xffe0 },
1825                 { 0x06, 0x8330 },
1826                 { 0x06, 0xe183 },
1827                 { 0x06, 0x3158 },
1828                 { 0x06, 0xfee4 },
1829                 { 0x06, 0xf88a },
1830                 { 0x06, 0xe5f8 },
1831                 { 0x06, 0x8be0 },
1832                 { 0x06, 0x8332 },
1833                 { 0x06, 0xe183 },
1834                 { 0x06, 0x3359 },
1835                 { 0x06, 0x0fe2 },
1836                 { 0x06, 0x834d },
1837                 { 0x06, 0x0c24 },
1838                 { 0x06, 0x5af0 },
1839                 { 0x06, 0x1e12 },
1840                 { 0x06, 0xe4f8 },
1841                 { 0x06, 0x8ce5 },
1842                 { 0x06, 0xf88d },
1843                 { 0x06, 0xaf82 },
1844                 { 0x06, 0x13e0 },
1845                 { 0x06, 0x834f },
1846                 { 0x06, 0x10e4 },
1847                 { 0x06, 0x834f },
1848                 { 0x06, 0xe083 },
1849                 { 0x06, 0x4e78 },
1850                 { 0x06, 0x009f },
1851                 { 0x06, 0x0ae0 },
1852                 { 0x06, 0x834f },
1853                 { 0x06, 0xa010 },
1854                 { 0x06, 0xa5ee },
1855                 { 0x06, 0x834e },
1856                 { 0x06, 0x01e0 },
1857                 { 0x06, 0x834e },
1858                 { 0x06, 0x7805 },
1859                 { 0x06, 0x9e9a },
1860                 { 0x06, 0xe083 },
1861                 { 0x06, 0x4e78 },
1862                 { 0x06, 0x049e },
1863                 { 0x06, 0x10e0 },
1864                 { 0x06, 0x834e },
1865                 { 0x06, 0x7803 },
1866                 { 0x06, 0x9e0f },
1867                 { 0x06, 0xe083 },
1868                 { 0x06, 0x4e78 },
1869                 { 0x06, 0x019e },
1870                 { 0x06, 0x05ae },
1871                 { 0x06, 0x0caf },
1872                 { 0x06, 0x81f8 },
1873                 { 0x06, 0xaf81 },
1874                 { 0x06, 0xa3af },
1875                 { 0x06, 0x81dc },
1876                 { 0x06, 0xaf82 },
1877                 { 0x06, 0x13ee },
1878                 { 0x06, 0x8348 },
1879                 { 0x06, 0x00ee },
1880                 { 0x06, 0x8349 },
1881                 { 0x06, 0x00e0 },
1882                 { 0x06, 0x8351 },
1883                 { 0x06, 0x10e4 },
1884                 { 0x06, 0x8351 },
1885                 { 0x06, 0x5801 },
1886                 { 0x06, 0x9fea },
1887                 { 0x06, 0xd000 },
1888                 { 0x06, 0xd180 },
1889                 { 0x06, 0x1f66 },
1890                 { 0x06, 0xe2f8 },
1891                 { 0x06, 0xeae3 },
1892                 { 0x06, 0xf8eb },
1893                 { 0x06, 0x5af8 },
1894                 { 0x06, 0x1e20 },
1895                 { 0x06, 0xe6f8 },
1896                 { 0x06, 0xeae5 },
1897                 { 0x06, 0xf8eb },
1898                 { 0x06, 0xd302 },
1899                 { 0x06, 0xb3fe },
1900                 { 0x06, 0xe2f8 },
1901                 { 0x06, 0x7cef },
1902                 { 0x06, 0x325b },
1903                 { 0x06, 0x80e3 },
1904                 { 0x06, 0xf87d },
1905                 { 0x06, 0x9e03 },
1906                 { 0x06, 0x7dff },
1907                 { 0x06, 0xff0d },
1908                 { 0x06, 0x581c },
1909                 { 0x06, 0x551a },
1910                 { 0x06, 0x6511 },
1911                 { 0x06, 0xa190 },
1912                 { 0x06, 0xd3e2 },
1913                 { 0x06, 0x8348 },
1914                 { 0x06, 0xe383 },
1915                 { 0x06, 0x491b },
1916                 { 0x06, 0x56ab },
1917                 { 0x06, 0x08ef },
1918                 { 0x06, 0x56e6 },
1919                 { 0x06, 0x8348 },
1920                 { 0x06, 0xe783 },
1921                 { 0x06, 0x4910 },
1922                 { 0x06, 0xd180 },
1923                 { 0x06, 0x1f66 },
1924                 { 0x06, 0xa004 },
1925                 { 0x06, 0xb9e2 },
1926                 { 0x06, 0x8348 },
1927                 { 0x06, 0xe383 },
1928                 { 0x06, 0x49ef },
1929                 { 0x06, 0x65e2 },
1930                 { 0x06, 0x834a },
1931                 { 0x06, 0xe383 },
1932                 { 0x06, 0x4b1b },
1933                 { 0x06, 0x56aa },
1934                 { 0x06, 0x0eef },
1935                 { 0x06, 0x56e6 },
1936                 { 0x06, 0x834a },
1937                 { 0x06, 0xe783 },
1938                 { 0x06, 0x4be2 },
1939                 { 0x06, 0x834d },
1940                 { 0x06, 0xe683 },
1941                 { 0x06, 0x4ce0 },
1942                 { 0x06, 0x834d },
1943                 { 0x06, 0xa000 },
1944                 { 0x06, 0x0caf },
1945                 { 0x06, 0x81dc },
1946                 { 0x06, 0xe083 },
1947                 { 0x06, 0x4d10 },
1948                 { 0x06, 0xe483 },
1949                 { 0x06, 0x4dae },
1950                 { 0x06, 0x0480 },
1951                 { 0x06, 0xe483 },
1952                 { 0x06, 0x4de0 },
1953                 { 0x06, 0x834e },
1954                 { 0x06, 0x7803 },
1955                 { 0x06, 0x9e0b },
1956                 { 0x06, 0xe083 },
1957                 { 0x06, 0x4e78 },
1958                 { 0x06, 0x049e },
1959                 { 0x06, 0x04ee },
1960                 { 0x06, 0x834e },
1961                 { 0x06, 0x02e0 },
1962                 { 0x06, 0x8332 },
1963                 { 0x06, 0xe183 },
1964                 { 0x06, 0x3359 },
1965                 { 0x06, 0x0fe2 },
1966                 { 0x06, 0x834d },
1967                 { 0x06, 0x0c24 },
1968                 { 0x06, 0x5af0 },
1969                 { 0x06, 0x1e12 },
1970                 { 0x06, 0xe4f8 },
1971                 { 0x06, 0x8ce5 },
1972                 { 0x06, 0xf88d },
1973                 { 0x06, 0xe083 },
1974                 { 0x06, 0x30e1 },
1975                 { 0x06, 0x8331 },
1976                 { 0x06, 0x6801 },
1977                 { 0x06, 0xe4f8 },
1978                 { 0x06, 0x8ae5 },
1979                 { 0x06, 0xf88b },
1980                 { 0x06, 0xae37 },
1981                 { 0x06, 0xee83 },
1982                 { 0x06, 0x4e03 },
1983                 { 0x06, 0xe083 },
1984                 { 0x06, 0x4ce1 },
1985                 { 0x06, 0x834d },
1986                 { 0x06, 0x1b01 },
1987                 { 0x06, 0x9e04 },
1988                 { 0x06, 0xaaa1 },
1989                 { 0x06, 0xaea8 },
1990                 { 0x06, 0xee83 },
1991                 { 0x06, 0x4e04 },
1992                 { 0x06, 0xee83 },
1993                 { 0x06, 0x4f00 },
1994                 { 0x06, 0xaeab },
1995                 { 0x06, 0xe083 },
1996                 { 0x06, 0x4f78 },
1997                 { 0x06, 0x039f },
1998                 { 0x06, 0x14ee },
1999                 { 0x06, 0x834e },
2000                 { 0x06, 0x05d2 },
2001                 { 0x06, 0x40d6 },
2002                 { 0x06, 0x5554 },
2003                 { 0x06, 0x0282 },
2004                 { 0x06, 0x17d2 },
2005                 { 0x06, 0xa0d6 },
2006                 { 0x06, 0xba00 },
2007                 { 0x06, 0x0282 },
2008                 { 0x06, 0x17fe },
2009                 { 0x06, 0xfdfc },
2010                 { 0x06, 0x05f8 },
2011                 { 0x06, 0xe0f8 },
2012                 { 0x06, 0x60e1 },
2013                 { 0x06, 0xf861 },
2014                 { 0x06, 0x6802 },
2015                 { 0x06, 0xe4f8 },
2016                 { 0x06, 0x60e5 },
2017                 { 0x06, 0xf861 },
2018                 { 0x06, 0xe0f8 },
2019                 { 0x06, 0x48e1 },
2020                 { 0x06, 0xf849 },
2021                 { 0x06, 0x580f },
2022                 { 0x06, 0x1e02 },
2023                 { 0x06, 0xe4f8 },
2024                 { 0x06, 0x48e5 },
2025                 { 0x06, 0xf849 },
2026                 { 0x06, 0xd000 },
2027                 { 0x06, 0x0282 },
2028                 { 0x06, 0x5bbf },
2029                 { 0x06, 0x8350 },
2030                 { 0x06, 0xef46 },
2031                 { 0x06, 0xdc19 },
2032                 { 0x06, 0xddd0 },
2033                 { 0x06, 0x0102 },
2034                 { 0x06, 0x825b },
2035                 { 0x06, 0x0282 },
2036                 { 0x06, 0x77e0 },
2037                 { 0x06, 0xf860 },
2038                 { 0x06, 0xe1f8 },
2039                 { 0x06, 0x6158 },
2040                 { 0x06, 0xfde4 },
2041                 { 0x06, 0xf860 },
2042                 { 0x06, 0xe5f8 },
2043                 { 0x06, 0x61fc },
2044                 { 0x06, 0x04f9 },
2045                 { 0x06, 0xfafb },
2046                 { 0x06, 0xc6bf },
2047                 { 0x06, 0xf840 },
2048                 { 0x06, 0xbe83 },
2049                 { 0x06, 0x50a0 },
2050                 { 0x06, 0x0101 },
2051                 { 0x06, 0x071b },
2052                 { 0x06, 0x89cf },
2053                 { 0x06, 0xd208 },
2054                 { 0x06, 0xebdb },
2055                 { 0x06, 0x19b2 },
2056                 { 0x06, 0xfbff },
2057                 { 0x06, 0xfefd },
2058                 { 0x06, 0x04f8 },
2059                 { 0x06, 0xe0f8 },
2060                 { 0x06, 0x48e1 },
2061                 { 0x06, 0xf849 },
2062                 { 0x06, 0x6808 },
2063                 { 0x06, 0xe4f8 },
2064                 { 0x06, 0x48e5 },
2065                 { 0x06, 0xf849 },
2066                 { 0x06, 0x58f7 },
2067                 { 0x06, 0xe4f8 },
2068                 { 0x06, 0x48e5 },
2069                 { 0x06, 0xf849 },
2070                 { 0x06, 0xfc04 },
2071                 { 0x06, 0x4d20 },
2072                 { 0x06, 0x0002 },
2073                 { 0x06, 0x4e22 },
2074                 { 0x06, 0x0002 },
2075                 { 0x06, 0x4ddf },
2076                 { 0x06, 0xff01 },
2077                 { 0x06, 0x4edd },
2078                 { 0x06, 0xff01 },
2079                 { 0x05, 0x83d4 },
2080                 { 0x06, 0x8000 },
2081                 { 0x05, 0x83d8 },
2082                 { 0x06, 0x8051 },
2083                 { 0x02, 0x6010 },
2084                 { 0x03, 0xdc00 },
2085                 { 0x05, 0xfff6 },
2086                 { 0x06, 0x00fc },
2087                 { 0x1f, 0x0000 },
2088
2089                 { 0x1f, 0x0000 },
2090                 { 0x0d, 0xf880 },
2091                 { 0x1f, 0x0000 }
2092         };
2093
2094         rtl_phy_write(ioaddr, phy_reg_init_0, ARRAY_SIZE(phy_reg_init_0));
2095
2096         mdio_write(ioaddr, 0x1f, 0x0002);
2097         mdio_plus_minus(ioaddr, 0x0b, 0x0010, 0x00ef);
2098         mdio_plus_minus(ioaddr, 0x0c, 0xa200, 0x5d00);
2099
2100         rtl_phy_write(ioaddr, phy_reg_init_1, ARRAY_SIZE(phy_reg_init_1));
2101
2102         if (rtl8168d_efuse_read(ioaddr, 0x01) == 0xb1) {
2103                 static const struct phy_reg phy_reg_init[] = {
2104                         { 0x1f, 0x0002 },
2105                         { 0x05, 0x669a },
2106                         { 0x1f, 0x0005 },
2107                         { 0x05, 0x8330 },
2108                         { 0x06, 0x669a },
2109                         { 0x1f, 0x0002 }
2110                 };
2111                 int val;
2112
2113                 rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
2114
2115                 val = mdio_read(ioaddr, 0x0d);
2116
2117                 if ((val & 0x00ff) != 0x006c) {
2118                         static const u32 set[] = {
2119                                 0x0065, 0x0066, 0x0067, 0x0068,
2120                                 0x0069, 0x006a, 0x006b, 0x006c
2121                         };
2122                         int i;
2123
2124                         mdio_write(ioaddr, 0x1f, 0x0002);
2125
2126                         val &= 0xff00;
2127                         for (i = 0; i < ARRAY_SIZE(set); i++)
2128                                 mdio_write(ioaddr, 0x0d, val | set[i]);
2129                 }
2130         } else {
2131                 static const struct phy_reg phy_reg_init[] = {
2132                         { 0x1f, 0x0002 },
2133                         { 0x05, 0x6662 },
2134                         { 0x1f, 0x0005 },
2135                         { 0x05, 0x8330 },
2136                         { 0x06, 0x6662 }
2137                 };
2138
2139                 rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
2140         }
2141
2142         mdio_write(ioaddr, 0x1f, 0x0002);
2143         mdio_patch(ioaddr, 0x0d, 0x0300);
2144         mdio_patch(ioaddr, 0x0f, 0x0010);
2145
2146         mdio_write(ioaddr, 0x1f, 0x0002);
2147         mdio_plus_minus(ioaddr, 0x02, 0x0100, 0x0600);
2148         mdio_plus_minus(ioaddr, 0x03, 0x0000, 0xe000);
2149
2150         rtl_phy_write(ioaddr, phy_reg_init_2, ARRAY_SIZE(phy_reg_init_2));
2151 }
2152
2153 static void rtl8168d_2_hw_phy_config(void __iomem *ioaddr)
2154 {
2155         static const struct phy_reg phy_reg_init_0[] = {
2156                 { 0x1f, 0x0001 },
2157                 { 0x06, 0x4064 },
2158                 { 0x07, 0x2863 },
2159                 { 0x08, 0x059c },
2160                 { 0x09, 0x26b4 },
2161                 { 0x0a, 0x6a19 },
2162                 { 0x0b, 0xdcc8 },
2163                 { 0x10, 0xf06d },
2164                 { 0x14, 0x7f68 },
2165                 { 0x18, 0x7fd9 },
2166                 { 0x1c, 0xf0ff },
2167                 { 0x1d, 0x3d9c },
2168                 { 0x1f, 0x0003 },
2169                 { 0x12, 0xf49f },
2170                 { 0x13, 0x070b },
2171                 { 0x1a, 0x05ad },
2172                 { 0x14, 0x94c0 },
2173
2174                 { 0x1f, 0x0002 },
2175                 { 0x06, 0x5561 },
2176                 { 0x1f, 0x0005 },
2177                 { 0x05, 0x8332 },
2178                 { 0x06, 0x5561 }
2179         };
2180         static const struct phy_reg phy_reg_init_1[] = {
2181                 { 0x1f, 0x0005 },
2182                 { 0x05, 0xffc2 },
2183                 { 0x1f, 0x0005 },
2184                 { 0x05, 0x8000 },
2185                 { 0x06, 0xf8f9 },
2186                 { 0x06, 0xfaee },
2187                 { 0x06, 0xf8ea },
2188                 { 0x06, 0x00ee },
2189                 { 0x06, 0xf8eb },
2190                 { 0x06, 0x00e2 },
2191                 { 0x06, 0xf87c },
2192                 { 0x06, 0xe3f8 },
2193                 { 0x06, 0x7da5 },
2194                 { 0x06, 0x1111 },
2195                 { 0x06, 0x12d2 },
2196                 { 0x06, 0x40d6 },
2197                 { 0x06, 0x4444 },
2198                 { 0x06, 0x0281 },
2199                 { 0x06, 0xc6d2 },
2200                 { 0x06, 0xa0d6 },
2201                 { 0x06, 0xaaaa },
2202                 { 0x06, 0x0281 },
2203                 { 0x06, 0xc6ae },
2204                 { 0x06, 0x0fa5 },
2205                 { 0x06, 0x4444 },
2206                 { 0x06, 0x02ae },
2207                 { 0x06, 0x4da5 },
2208                 { 0x06, 0xaaaa },
2209                 { 0x06, 0x02ae },
2210                 { 0x06, 0x47af },
2211                 { 0x06, 0x81c2 },
2212                 { 0x06, 0xee83 },
2213                 { 0x06, 0x4e00 },
2214                 { 0x06, 0xee83 },
2215                 { 0x06, 0x4d0f },
2216                 { 0x06, 0xee83 },
2217                 { 0x06, 0x4c0f },
2218                 { 0x06, 0xee83 },
2219                 { 0x06, 0x4f00 },
2220                 { 0x06, 0xee83 },
2221                 { 0x06, 0x5100 },
2222                 { 0x06, 0xee83 },
2223                 { 0x06, 0x4aff },
2224                 { 0x06, 0xee83 },
2225                 { 0x06, 0x4bff },
2226                 { 0x06, 0xe083 },
2227                 { 0x06, 0x30e1 },
2228                 { 0x06, 0x8331 },
2229                 { 0x06, 0x58fe },
2230                 { 0x06, 0xe4f8 },
2231                 { 0x06, 0x8ae5 },
2232                 { 0x06, 0xf88b },
2233                 { 0x06, 0xe083 },
2234                 { 0x06, 0x32e1 },
2235                 { 0x06, 0x8333 },
2236                 { 0x06, 0x590f },
2237                 { 0x06, 0xe283 },
2238                 { 0x06, 0x4d0c },
2239                 { 0x06, 0x245a },
2240                 { 0x06, 0xf01e },
2241                 { 0x06, 0x12e4 },
2242                 { 0x06, 0xf88c },
2243                 { 0x06, 0xe5f8 },
2244                 { 0x06, 0x8daf },
2245                 { 0x06, 0x81c2 },
2246                 { 0x06, 0xe083 },
2247                 { 0x06, 0x4f10 },
2248                 { 0x06, 0xe483 },
2249                 { 0x06, 0x4fe0 },
2250                 { 0x06, 0x834e },
2251                 { 0x06, 0x7800 },
2252                 { 0x06, 0x9f0a },
2253                 { 0x06, 0xe083 },
2254                 { 0x06, 0x4fa0 },
2255                 { 0x06, 0x10a5 },
2256                 { 0x06, 0xee83 },
2257                 { 0x06, 0x4e01 },
2258                 { 0x06, 0xe083 },
2259                 { 0x06, 0x4e78 },
2260                 { 0x06, 0x059e },
2261                 { 0x06, 0x9ae0 },
2262                 { 0x06, 0x834e },
2263                 { 0x06, 0x7804 },
2264                 { 0x06, 0x9e10 },
2265                 { 0x06, 0xe083 },
2266                 { 0x06, 0x4e78 },
2267                 { 0x06, 0x039e },
2268                 { 0x06, 0x0fe0 },
2269                 { 0x06, 0x834e },
2270                 { 0x06, 0x7801 },
2271                 { 0x06, 0x9e05 },
2272                 { 0x06, 0xae0c },
2273                 { 0x06, 0xaf81 },
2274                 { 0x06, 0xa7af },
2275                 { 0x06, 0x8152 },
2276                 { 0x06, 0xaf81 },
2277                 { 0x06, 0x8baf },
2278                 { 0x06, 0x81c2 },
2279                 { 0x06, 0xee83 },
2280                 { 0x06, 0x4800 },
2281                 { 0x06, 0xee83 },
2282                 { 0x06, 0x4900 },
2283                 { 0x06, 0xe083 },
2284                 { 0x06, 0x5110 },
2285                 { 0x06, 0xe483 },
2286                 { 0x06, 0x5158 },
2287                 { 0x06, 0x019f },
2288                 { 0x06, 0xead0 },
2289                 { 0x06, 0x00d1 },
2290                 { 0x06, 0x801f },
2291                 { 0x06, 0x66e2 },
2292                 { 0x06, 0xf8ea },
2293                 { 0x06, 0xe3f8 },
2294                 { 0x06, 0xeb5a },
2295                 { 0x06, 0xf81e },
2296                 { 0x06, 0x20e6 },
2297                 { 0x06, 0xf8ea },
2298                 { 0x06, 0xe5f8 },
2299                 { 0x06, 0xebd3 },
2300                 { 0x06, 0x02b3 },
2301                 { 0x06, 0xfee2 },
2302                 { 0x06, 0xf87c },
2303                 { 0x06, 0xef32 },
2304                 { 0x06, 0x5b80 },
2305                 { 0x06, 0xe3f8 },
2306                 { 0x06, 0x7d9e },
2307                 { 0x06, 0x037d },
2308                 { 0x06, 0xffff },
2309                 { 0x06, 0x0d58 },
2310                 { 0x06, 0x1c55 },
2311                 { 0x06, 0x1a65 },
2312                 { 0x06, 0x11a1 },
2313                 { 0x06, 0x90d3 },
2314                 { 0x06, 0xe283 },
2315                 { 0x06, 0x48e3 },
2316                 { 0x06, 0x8349 },
2317                 { 0x06, 0x1b56 },
2318                 { 0x06, 0xab08 },
2319                 { 0x06, 0xef56 },
2320                 { 0x06, 0xe683 },
2321                 { 0x06, 0x48e7 },
2322                 { 0x06, 0x8349 },
2323                 { 0x06, 0x10d1 },
2324                 { 0x06, 0x801f },
2325                 { 0x06, 0x66a0 },
2326                 { 0x06, 0x04b9 },
2327                 { 0x06, 0xe283 },
2328                 { 0x06, 0x48e3 },
2329                 { 0x06, 0x8349 },
2330                 { 0x06, 0xef65 },
2331                 { 0x06, 0xe283 },
2332                 { 0x06, 0x4ae3 },
2333                 { 0x06, 0x834b },
2334                 { 0x06, 0x1b56 },
2335                 { 0x06, 0xaa0e },
2336                 { 0x06, 0xef56 },
2337                 { 0x06, 0xe683 },
2338                 { 0x06, 0x4ae7 },
2339                 { 0x06, 0x834b },
2340                 { 0x06, 0xe283 },
2341                 { 0x06, 0x4de6 },
2342                 { 0x06, 0x834c },
2343                 { 0x06, 0xe083 },
2344                 { 0x06, 0x4da0 },
2345                 { 0x06, 0x000c },
2346                 { 0x06, 0xaf81 },
2347                 { 0x06, 0x8be0 },
2348                 { 0x06, 0x834d },
2349                 { 0x06, 0x10e4 },
2350                 { 0x06, 0x834d },
2351                 { 0x06, 0xae04 },
2352                 { 0x06, 0x80e4 },
2353                 { 0x06, 0x834d },
2354                 { 0x06, 0xe083 },
2355                 { 0x06, 0x4e78 },
2356                 { 0x06, 0x039e },
2357                 { 0x06, 0x0be0 },
2358                 { 0x06, 0x834e },
2359                 { 0x06, 0x7804 },
2360                 { 0x06, 0x9e04 },
2361                 { 0x06, 0xee83 },
2362                 { 0x06, 0x4e02 },
2363                 { 0x06, 0xe083 },
2364                 { 0x06, 0x32e1 },
2365                 { 0x06, 0x8333 },
2366                 { 0x06, 0x590f },
2367                 { 0x06, 0xe283 },
2368                 { 0x06, 0x4d0c },
2369                 { 0x06, 0x245a },
2370                 { 0x06, 0xf01e },
2371                 { 0x06, 0x12e4 },
2372                 { 0x06, 0xf88c },
2373                 { 0x06, 0xe5f8 },
2374                 { 0x06, 0x8de0 },
2375                 { 0x06, 0x8330 },
2376                 { 0x06, 0xe183 },
2377                 { 0x06, 0x3168 },
2378                 { 0x06, 0x01e4 },
2379                 { 0x06, 0xf88a },
2380                 { 0x06, 0xe5f8 },
2381                 { 0x06, 0x8bae },
2382                 { 0x06, 0x37ee },
2383                 { 0x06, 0x834e },
2384                 { 0x06, 0x03e0 },
2385                 { 0x06, 0x834c },
2386                 { 0x06, 0xe183 },
2387                 { 0x06, 0x4d1b },
2388                 { 0x06, 0x019e },
2389                 { 0x06, 0x04aa },
2390                 { 0x06, 0xa1ae },
2391                 { 0x06, 0xa8ee },
2392                 { 0x06, 0x834e },
2393                 { 0x06, 0x04ee },
2394                 { 0x06, 0x834f },
2395                 { 0x06, 0x00ae },
2396                 { 0x06, 0xabe0 },
2397                 { 0x06, 0x834f },
2398                 { 0x06, 0x7803 },
2399                 { 0x06, 0x9f14 },
2400                 { 0x06, 0xee83 },
2401                 { 0x06, 0x4e05 },
2402                 { 0x06, 0xd240 },
2403                 { 0x06, 0xd655 },
2404                 { 0x06, 0x5402 },
2405                 { 0x06, 0x81c6 },
2406                 { 0x06, 0xd2a0 },
2407                 { 0x06, 0xd6ba },
2408                 { 0x06, 0x0002 },
2409                 { 0x06, 0x81c6 },
2410                 { 0x06, 0xfefd },
2411                 { 0x06, 0xfc05 },
2412                 { 0x06, 0xf8e0 },
2413                 { 0x06, 0xf860 },
2414                 { 0x06, 0xe1f8 },
2415                 { 0x06, 0x6168 },
2416                 { 0x06, 0x02e4 },
2417                 { 0x06, 0xf860 },
2418                 { 0x06, 0xe5f8 },
2419                 { 0x06, 0x61e0 },
2420                 { 0x06, 0xf848 },
2421                 { 0x06, 0xe1f8 },
2422                 { 0x06, 0x4958 },
2423                 { 0x06, 0x0f1e },
2424                 { 0x06, 0x02e4 },
2425                 { 0x06, 0xf848 },
2426                 { 0x06, 0xe5f8 },
2427                 { 0x06, 0x49d0 },
2428                 { 0x06, 0x0002 },
2429                 { 0x06, 0x820a },
2430                 { 0x06, 0xbf83 },
2431                 { 0x06, 0x50ef },
2432                 { 0x06, 0x46dc },
2433                 { 0x06, 0x19dd },
2434                 { 0x06, 0xd001 },
2435                 { 0x06, 0x0282 },
2436                 { 0x06, 0x0a02 },
2437                 { 0x06, 0x8226 },
2438                 { 0x06, 0xe0f8 },
2439                 { 0x06, 0x60e1 },
2440                 { 0x06, 0xf861 },
2441                 { 0x06, 0x58fd },
2442                 { 0x06, 0xe4f8 },
2443                 { 0x06, 0x60e5 },
2444                 { 0x06, 0xf861 },
2445                 { 0x06, 0xfc04 },
2446                 { 0x06, 0xf9fa },
2447                 { 0x06, 0xfbc6 },
2448                 { 0x06, 0xbff8 },
2449                 { 0x06, 0x40be },
2450                 { 0x06, 0x8350 },
2451                 { 0x06, 0xa001 },
2452                 { 0x06, 0x0107 },
2453                 { 0x06, 0x1b89 },
2454                 { 0x06, 0xcfd2 },
2455                 { 0x06, 0x08eb },
2456                 { 0x06, 0xdb19 },
2457                 { 0x06, 0xb2fb },
2458                 { 0x06, 0xfffe },
2459                 { 0x06, 0xfd04 },
2460                 { 0x06, 0xf8e0 },
2461                 { 0x06, 0xf848 },
2462                 { 0x06, 0xe1f8 },
2463                 { 0x06, 0x4968 },
2464                 { 0x06, 0x08e4 },
2465                 { 0x06, 0xf848 },
2466                 { 0x06, 0xe5f8 },
2467                 { 0x06, 0x4958 },
2468                 { 0x06, 0xf7e4 },
2469                 { 0x06, 0xf848 },
2470                 { 0x06, 0xe5f8 },
2471                 { 0x06, 0x49fc },
2472                 { 0x06, 0x044d },
2473                 { 0x06, 0x2000 },
2474                 { 0x06, 0x024e },
2475                 { 0x06, 0x2200 },
2476                 { 0x06, 0x024d },
2477                 { 0x06, 0xdfff },
2478                 { 0x06, 0x014e },
2479                 { 0x06, 0xddff },
2480                 { 0x06, 0x0100 },
2481                 { 0x05, 0x83d8 },
2482                 { 0x06, 0x8000 },
2483                 { 0x03, 0xdc00 },
2484                 { 0x05, 0xfff6 },
2485                 { 0x06, 0x00fc },
2486                 { 0x1f, 0x0000 },
2487
2488                 { 0x1f, 0x0000 },
2489                 { 0x0d, 0xf880 },
2490                 { 0x1f, 0x0000 }
2491         };
2492
2493         rtl_phy_write(ioaddr, phy_reg_init_0, ARRAY_SIZE(phy_reg_init_0));
2494
2495         if (rtl8168d_efuse_read(ioaddr, 0x01) == 0xb1) {
2496                 static const struct phy_reg phy_reg_init[] = {
2497                         { 0x1f, 0x0002 },
2498                         { 0x05, 0x669a },
2499                         { 0x1f, 0x0005 },
2500                         { 0x05, 0x8330 },
2501                         { 0x06, 0x669a },
2502
2503                         { 0x1f, 0x0002 }
2504                 };
2505                 int val;
2506
2507                 rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
2508
2509                 val = mdio_read(ioaddr, 0x0d);
2510                 if ((val & 0x00ff) != 0x006c) {
2511                         u32 set[] = {
2512                                 0x0065, 0x0066, 0x0067, 0x0068,
2513                                 0x0069, 0x006a, 0x006b, 0x006c
2514                         };
2515                         int i;
2516
2517                         mdio_write(ioaddr, 0x1f, 0x0002);
2518
2519                         val &= 0xff00;
2520                         for (i = 0; i < ARRAY_SIZE(set); i++)
2521                                 mdio_write(ioaddr, 0x0d, val | set[i]);
2522                 }
2523         } else {
2524                 static const struct phy_reg phy_reg_init[] = {
2525                         { 0x1f, 0x0002 },
2526                         { 0x05, 0x2642 },
2527                         { 0x1f, 0x0005 },
2528                         { 0x05, 0x8330 },
2529                         { 0x06, 0x2642 }
2530                 };
2531
2532                 rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
2533         }
2534
2535         mdio_write(ioaddr, 0x1f, 0x0002);
2536         mdio_plus_minus(ioaddr, 0x02, 0x0100, 0x0600);
2537         mdio_plus_minus(ioaddr, 0x03, 0x0000, 0xe000);
2538
2539         mdio_write(ioaddr, 0x1f, 0x0001);
2540         mdio_write(ioaddr, 0x17, 0x0cc0);
2541
2542         mdio_write(ioaddr, 0x1f, 0x0002);
2543         mdio_patch(ioaddr, 0x0f, 0x0017);
2544
2545         rtl_phy_write(ioaddr, phy_reg_init_1, ARRAY_SIZE(phy_reg_init_1));
2546 }
2547
2548 static void rtl8168d_3_hw_phy_config(void __iomem *ioaddr)
2549 {
2550         static const struct phy_reg phy_reg_init[] = {
2551                 { 0x1f, 0x0002 },
2552                 { 0x10, 0x0008 },
2553                 { 0x0d, 0x006c },
2554
2555                 { 0x1f, 0x0000 },
2556                 { 0x0d, 0xf880 },
2557
2558                 { 0x1f, 0x0001 },
2559                 { 0x17, 0x0cc0 },
2560
2561                 { 0x1f, 0x0001 },
2562                 { 0x0b, 0xa4d8 },
2563                 { 0x09, 0x281c },
2564                 { 0x07, 0x2883 },
2565                 { 0x0a, 0x6b35 },
2566                 { 0x1d, 0x3da4 },
2567                 { 0x1c, 0xeffd },
2568                 { 0x14, 0x7f52 },
2569                 { 0x18, 0x7fc6 },
2570                 { 0x08, 0x0601 },
2571                 { 0x06, 0x4063 },
2572                 { 0x10, 0xf074 },
2573                 { 0x1f, 0x0003 },
2574                 { 0x13, 0x0789 },
2575                 { 0x12, 0xf4bd },
2576                 { 0x1a, 0x04fd },
2577                 { 0x14, 0x84b0 },
2578                 { 0x1f, 0x0000 },
2579                 { 0x00, 0x9200 },
2580
2581                 { 0x1f, 0x0005 },
2582                 { 0x01, 0x0340 },
2583                 { 0x1f, 0x0001 },
2584                 { 0x04, 0x4000 },
2585                 { 0x03, 0x1d21 },
2586                 { 0x02, 0x0c32 },
2587                 { 0x01, 0x0200 },
2588                 { 0x00, 0x5554 },
2589                 { 0x04, 0x4800 },
2590                 { 0x04, 0x4000 },
2591                 { 0x04, 0xf000 },
2592                 { 0x03, 0xdf01 },
2593                 { 0x02, 0xdf20 },
2594                 { 0x01, 0x101a },
2595                 { 0x00, 0xa0ff },
2596                 { 0x04, 0xf800 },
2597                 { 0x04, 0xf000 },
2598                 { 0x1f, 0x0000 },
2599
2600                 { 0x1f, 0x0007 },
2601                 { 0x1e, 0x0023 },
2602                 { 0x16, 0x0000 },
2603                 { 0x1f, 0x0000 }
2604         };
2605
2606         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
2607 }
2608
2609 static void rtl8102e_hw_phy_config(void __iomem *ioaddr)
2610 {
2611         static const struct phy_reg phy_reg_init[] = {
2612                 { 0x1f, 0x0003 },
2613                 { 0x08, 0x441d },
2614                 { 0x01, 0x9100 },
2615                 { 0x1f, 0x0000 }
2616         };
2617
2618         mdio_write(ioaddr, 0x1f, 0x0000);
2619         mdio_patch(ioaddr, 0x11, 1 << 12);
2620         mdio_patch(ioaddr, 0x19, 1 << 13);
2621         mdio_patch(ioaddr, 0x10, 1 << 15);
2622
2623         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
2624 }
2625
2626 static void rtl_hw_phy_config(struct net_device *dev)
2627 {
2628         struct rtl8169_private *tp = netdev_priv(dev);
2629         void __iomem *ioaddr = tp->mmio_addr;
2630
2631         rtl8169_print_mac_version(tp);
2632
2633         switch (tp->mac_version) {
2634         case RTL_GIGA_MAC_VER_01:
2635                 break;
2636         case RTL_GIGA_MAC_VER_02:
2637         case RTL_GIGA_MAC_VER_03:
2638                 rtl8169s_hw_phy_config(ioaddr);
2639                 break;
2640         case RTL_GIGA_MAC_VER_04:
2641                 rtl8169sb_hw_phy_config(ioaddr);
2642                 break;
2643         case RTL_GIGA_MAC_VER_05:
2644                 rtl8169scd_hw_phy_config(tp, ioaddr);
2645                 break;
2646         case RTL_GIGA_MAC_VER_06:
2647                 rtl8169sce_hw_phy_config(ioaddr);
2648                 break;
2649         case RTL_GIGA_MAC_VER_07:
2650         case RTL_GIGA_MAC_VER_08:
2651         case RTL_GIGA_MAC_VER_09:
2652                 rtl8102e_hw_phy_config(ioaddr);
2653                 break;
2654         case RTL_GIGA_MAC_VER_11:
2655                 rtl8168bb_hw_phy_config(ioaddr);
2656                 break;
2657         case RTL_GIGA_MAC_VER_12:
2658                 rtl8168bef_hw_phy_config(ioaddr);
2659                 break;
2660         case RTL_GIGA_MAC_VER_17:
2661                 rtl8168bef_hw_phy_config(ioaddr);
2662                 break;
2663         case RTL_GIGA_MAC_VER_18:
2664                 rtl8168cp_1_hw_phy_config(ioaddr);
2665                 break;
2666         case RTL_GIGA_MAC_VER_19:
2667                 rtl8168c_1_hw_phy_config(ioaddr);
2668                 break;
2669         case RTL_GIGA_MAC_VER_20:
2670                 rtl8168c_2_hw_phy_config(ioaddr);
2671                 break;
2672         case RTL_GIGA_MAC_VER_21:
2673                 rtl8168c_3_hw_phy_config(ioaddr);
2674                 break;
2675         case RTL_GIGA_MAC_VER_22:
2676                 rtl8168c_4_hw_phy_config(ioaddr);
2677                 break;
2678         case RTL_GIGA_MAC_VER_23:
2679         case RTL_GIGA_MAC_VER_24:
2680                 rtl8168cp_2_hw_phy_config(ioaddr);
2681                 break;
2682         case RTL_GIGA_MAC_VER_25:
2683                 rtl8168d_1_hw_phy_config(ioaddr);
2684                 break;
2685         case RTL_GIGA_MAC_VER_26:
2686                 rtl8168d_2_hw_phy_config(ioaddr);
2687                 break;
2688         case RTL_GIGA_MAC_VER_27:
2689                 rtl8168d_3_hw_phy_config(ioaddr);
2690                 break;
2691
2692         default:
2693                 break;
2694         }
2695 }
2696
2697 static void rtl8169_phy_timer(unsigned long __opaque)
2698 {
2699         struct net_device *dev = (struct net_device *)__opaque;
2700         struct rtl8169_private *tp = netdev_priv(dev);
2701         struct timer_list *timer = &tp->timer;
2702         void __iomem *ioaddr = tp->mmio_addr;
2703         unsigned long timeout = RTL8169_PHY_TIMEOUT;
2704
2705         assert(tp->mac_version > RTL_GIGA_MAC_VER_01);
2706
2707         if (!(tp->phy_1000_ctrl_reg & ADVERTISE_1000FULL))
2708                 return;
2709
2710         spin_lock_irq(&tp->lock);
2711
2712         if (tp->phy_reset_pending(ioaddr)) {
2713                 /*
2714                  * A busy loop could burn quite a few cycles on nowadays CPU.
2715                  * Let's delay the execution of the timer for a few ticks.
2716                  */
2717                 timeout = HZ/10;
2718                 goto out_mod_timer;
2719         }
2720
2721         if (tp->link_ok(ioaddr))
2722                 goto out_unlock;
2723
2724         netif_warn(tp, link, dev, "PHY reset until link up\n");
2725
2726         tp->phy_reset_enable(ioaddr);
2727
2728 out_mod_timer:
2729         mod_timer(timer, jiffies + timeout);
2730 out_unlock:
2731         spin_unlock_irq(&tp->lock);
2732 }
2733
2734 static inline void rtl8169_delete_timer(struct net_device *dev)
2735 {
2736         struct rtl8169_private *tp = netdev_priv(dev);
2737         struct timer_list *timer = &tp->timer;
2738
2739         if (tp->mac_version <= RTL_GIGA_MAC_VER_01)
2740                 return;
2741
2742         del_timer_sync(timer);
2743 }
2744
2745 static inline void rtl8169_request_timer(struct net_device *dev)
2746 {
2747         struct rtl8169_private *tp = netdev_priv(dev);
2748         struct timer_list *timer = &tp->timer;
2749
2750         if (tp->mac_version <= RTL_GIGA_MAC_VER_01)
2751                 return;
2752
2753         mod_timer(timer, jiffies + RTL8169_PHY_TIMEOUT);
2754 }
2755
2756 #ifdef CONFIG_NET_POLL_CONTROLLER
2757 /*
2758  * Polling 'interrupt' - used by things like netconsole to send skbs
2759  * without having to re-enable interrupts. It's not called while
2760  * the interrupt routine is executing.
2761  */
2762 static void rtl8169_netpoll(struct net_device *dev)
2763 {
2764         struct rtl8169_private *tp = netdev_priv(dev);
2765         struct pci_dev *pdev = tp->pci_dev;
2766
2767         disable_irq(pdev->irq);
2768         rtl8169_interrupt(pdev->irq, dev);
2769         enable_irq(pdev->irq);
2770 }
2771 #endif
2772
2773 static void rtl8169_release_board(struct pci_dev *pdev, struct net_device *dev,
2774                                   void __iomem *ioaddr)
2775 {
2776         iounmap(ioaddr);
2777         pci_release_regions(pdev);
2778         pci_disable_device(pdev);
2779         free_netdev(dev);
2780 }
2781
2782 static void rtl8169_phy_reset(struct net_device *dev,
2783                               struct rtl8169_private *tp)
2784 {
2785         void __iomem *ioaddr = tp->mmio_addr;
2786         unsigned int i;
2787
2788         tp->phy_reset_enable(ioaddr);
2789         for (i = 0; i < 100; i++) {
2790                 if (!tp->phy_reset_pending(ioaddr))
2791                         return;
2792                 msleep(1);
2793         }
2794         netif_err(tp, link, dev, "PHY reset failed\n");
2795 }
2796
2797 static void rtl8169_init_phy(struct net_device *dev, struct rtl8169_private *tp)
2798 {
2799         void __iomem *ioaddr = tp->mmio_addr;
2800
2801         rtl_hw_phy_config(dev);
2802
2803         if (tp->mac_version <= RTL_GIGA_MAC_VER_06) {
2804                 dprintk("Set MAC Reg C+CR Offset 0x82h = 0x01h\n");
2805                 RTL_W8(0x82, 0x01);
2806         }
2807
2808         pci_write_config_byte(tp->pci_dev, PCI_LATENCY_TIMER, 0x40);
2809
2810         if (tp->mac_version <= RTL_GIGA_MAC_VER_06)
2811                 pci_write_config_byte(tp->pci_dev, PCI_CACHE_LINE_SIZE, 0x08);
2812
2813         if (tp->mac_version == RTL_GIGA_MAC_VER_02) {
2814                 dprintk("Set MAC Reg C+CR Offset 0x82h = 0x01h\n");
2815                 RTL_W8(0x82, 0x01);
2816                 dprintk("Set PHY Reg 0x0bh = 0x00h\n");
2817                 mdio_write(ioaddr, 0x0b, 0x0000); //w 0x0b 15 0 0
2818         }
2819
2820         rtl8169_phy_reset(dev, tp);
2821
2822         /*
2823          * rtl8169_set_speed_xmii takes good care of the Fast Ethernet
2824          * only 8101. Don't panic.
2825          */
2826         rtl8169_set_speed(dev, AUTONEG_ENABLE, SPEED_1000, DUPLEX_FULL);
2827
2828         if (RTL_R8(PHYstatus) & TBI_Enable)
2829                 netif_info(tp, link, dev, "TBI auto-negotiating\n");
2830 }
2831
2832 static void rtl_rar_set(struct rtl8169_private *tp, u8 *addr)
2833 {
2834         void __iomem *ioaddr = tp->mmio_addr;
2835         u32 high;
2836         u32 low;
2837
2838         low  = addr[0] | (addr[1] << 8) | (addr[2] << 16) | (addr[3] << 24);
2839         high = addr[4] | (addr[5] << 8);
2840
2841         spin_lock_irq(&tp->lock);
2842
2843         RTL_W8(Cfg9346, Cfg9346_Unlock);
2844         RTL_W32(MAC4, high);
2845         RTL_W32(MAC0, low);
2846         RTL_W8(Cfg9346, Cfg9346_Lock);
2847
2848         spin_unlock_irq(&tp->lock);
2849 }
2850
2851 static int rtl_set_mac_address(struct net_device *dev, void *p)
2852 {
2853         struct rtl8169_private *tp = netdev_priv(dev);
2854         struct sockaddr *addr = p;
2855
2856         if (!is_valid_ether_addr(addr->sa_data))
2857                 return -EADDRNOTAVAIL;
2858
2859         memcpy(dev->dev_addr, addr->sa_data, dev->addr_len);
2860
2861         rtl_rar_set(tp, dev->dev_addr);
2862
2863         return 0;
2864 }
2865
2866 static int rtl8169_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
2867 {
2868         struct rtl8169_private *tp = netdev_priv(dev);
2869         struct mii_ioctl_data *data = if_mii(ifr);
2870
2871         return netif_running(dev) ? tp->do_ioctl(tp, data, cmd) : -ENODEV;
2872 }
2873
2874 static int rtl_xmii_ioctl(struct rtl8169_private *tp, struct mii_ioctl_data *data, int cmd)
2875 {
2876         switch (cmd) {
2877         case SIOCGMIIPHY:
2878                 data->phy_id = 32; /* Internal PHY */
2879                 return 0;
2880
2881         case SIOCGMIIREG:
2882                 data->val_out = mdio_read(tp->mmio_addr, data->reg_num & 0x1f);
2883                 return 0;
2884
2885         case SIOCSMIIREG:
2886                 mdio_write(tp->mmio_addr, data->reg_num & 0x1f, data->val_in);
2887                 return 0;
2888         }
2889         return -EOPNOTSUPP;
2890 }
2891
2892 static int rtl_tbi_ioctl(struct rtl8169_private *tp, struct mii_ioctl_data *data, int cmd)
2893 {
2894         return -EOPNOTSUPP;
2895 }
2896
2897 static const struct rtl_cfg_info {
2898         void (*hw_start)(struct net_device *);
2899         unsigned int region;
2900         unsigned int align;
2901         u16 intr_event;
2902         u16 napi_event;
2903         unsigned features;
2904         u8 default_ver;
2905 } rtl_cfg_infos [] = {
2906         [RTL_CFG_0] = {
2907                 .hw_start       = rtl_hw_start_8169,
2908                 .region         = 1,
2909                 .align          = 0,
2910                 .intr_event     = SYSErr | LinkChg | RxOverflow |
2911                                   RxFIFOOver | TxErr | TxOK | RxOK | RxErr,
2912                 .napi_event     = RxFIFOOver | TxErr | TxOK | RxOK | RxOverflow,
2913                 .features       = RTL_FEATURE_GMII,
2914                 .default_ver    = RTL_GIGA_MAC_VER_01,
2915         },
2916         [RTL_CFG_1] = {
2917                 .hw_start       = rtl_hw_start_8168,
2918                 .region         = 2,
2919                 .align          = 8,
2920                 .intr_event     = SYSErr | LinkChg | RxOverflow |
2921                                   TxErr | TxOK | RxOK | RxErr,
2922                 .napi_event     = TxErr | TxOK | RxOK | RxOverflow,
2923                 .features       = RTL_FEATURE_GMII | RTL_FEATURE_MSI,
2924                 .default_ver    = RTL_GIGA_MAC_VER_11,
2925         },
2926         [RTL_CFG_2] = {
2927                 .hw_start       = rtl_hw_start_8101,
2928                 .region         = 2,
2929                 .align          = 8,
2930                 .intr_event     = SYSErr | LinkChg | RxOverflow | PCSTimeout |
2931                                   RxFIFOOver | TxErr | TxOK | RxOK | RxErr,
2932                 .napi_event     = RxFIFOOver | TxErr | TxOK | RxOK | RxOverflow,
2933                 .features       = RTL_FEATURE_MSI,
2934                 .default_ver    = RTL_GIGA_MAC_VER_13,
2935         }
2936 };
2937
2938 /* Cfg9346_Unlock assumed. */
2939 static unsigned rtl_try_msi(struct pci_dev *pdev, void __iomem *ioaddr,
2940                             const struct rtl_cfg_info *cfg)
2941 {
2942         unsigned msi = 0;
2943         u8 cfg2;
2944
2945         cfg2 = RTL_R8(Config2) & ~MSIEnable;
2946         if (cfg->features & RTL_FEATURE_MSI) {
2947                 if (pci_enable_msi(pdev)) {
2948                         dev_info(&pdev->dev, "no MSI. Back to INTx.\n");
2949                 } else {
2950                         cfg2 |= MSIEnable;
2951                         msi = RTL_FEATURE_MSI;
2952                 }
2953         }
2954         RTL_W8(Config2, cfg2);
2955         return msi;
2956 }
2957
2958 static void rtl_disable_msi(struct pci_dev *pdev, struct rtl8169_private *tp)
2959 {
2960         if (tp->features & RTL_FEATURE_MSI) {
2961                 pci_disable_msi(pdev);
2962                 tp->features &= ~RTL_FEATURE_MSI;
2963         }
2964 }
2965
2966 static const struct net_device_ops rtl8169_netdev_ops = {
2967         .ndo_open               = rtl8169_open,
2968         .ndo_stop               = rtl8169_close,
2969         .ndo_get_stats          = rtl8169_get_stats,
2970         .ndo_start_xmit         = rtl8169_start_xmit,
2971         .ndo_tx_timeout         = rtl8169_tx_timeout,
2972         .ndo_validate_addr      = eth_validate_addr,
2973         .ndo_change_mtu         = rtl8169_change_mtu,
2974         .ndo_set_mac_address    = rtl_set_mac_address,
2975         .ndo_do_ioctl           = rtl8169_ioctl,
2976         .ndo_set_multicast_list = rtl_set_rx_mode,
2977 #ifdef CONFIG_R8169_VLAN
2978         .ndo_vlan_rx_register   = rtl8169_vlan_rx_register,
2979 #endif
2980 #ifdef CONFIG_NET_POLL_CONTROLLER
2981         .ndo_poll_controller    = rtl8169_netpoll,
2982 #endif
2983
2984 };
2985
2986 static int __devinit
2987 rtl8169_init_one(struct pci_dev *pdev, const struct pci_device_id *ent)
2988 {
2989         const struct rtl_cfg_info *cfg = rtl_cfg_infos + ent->driver_data;
2990         const unsigned int region = cfg->region;
2991         struct rtl8169_private *tp;
2992         struct mii_if_info *mii;
2993         struct net_device *dev;
2994         void __iomem *ioaddr;
2995         unsigned int i;
2996         int rc;
2997
2998         if (netif_msg_drv(&debug)) {
2999                 printk(KERN_INFO "%s Gigabit Ethernet driver %s loaded\n",
3000                        MODULENAME, RTL8169_VERSION);
3001         }
3002
3003         dev = alloc_etherdev(sizeof (*tp));
3004         if (!dev) {
3005                 if (netif_msg_drv(&debug))
3006                         dev_err(&pdev->dev, "unable to alloc new ethernet\n");
3007                 rc = -ENOMEM;
3008                 goto out;
3009         }
3010
3011         SET_NETDEV_DEV(dev, &pdev->dev);
3012         dev->netdev_ops = &rtl8169_netdev_ops;
3013         tp = netdev_priv(dev);
3014         tp->dev = dev;
3015         tp->pci_dev = pdev;
3016         tp->msg_enable = netif_msg_init(debug.msg_enable, R8169_MSG_DEFAULT);
3017
3018         mii = &tp->mii;
3019         mii->dev = dev;
3020         mii->mdio_read = rtl_mdio_read;
3021         mii->mdio_write = rtl_mdio_write;
3022         mii->phy_id_mask = 0x1f;
3023         mii->reg_num_mask = 0x1f;
3024         mii->supports_gmii = !!(cfg->features & RTL_FEATURE_GMII);
3025
3026         /* enable device (incl. PCI PM wakeup and hotplug setup) */
3027         rc = pci_enable_device(pdev);
3028         if (rc < 0) {
3029                 netif_err(tp, probe, dev, "enable failure\n");
3030                 goto err_out_free_dev_1;
3031         }
3032
3033         rc = pci_set_mwi(pdev);
3034         if (rc < 0)
3035                 goto err_out_disable_2;
3036
3037         /* make sure PCI base addr 1 is MMIO */
3038         if (!(pci_resource_flags(pdev, region) & IORESOURCE_MEM)) {
3039                 netif_err(tp, probe, dev,
3040                           "region #%d not an MMIO resource, aborting\n",
3041                           region);
3042                 rc = -ENODEV;
3043                 goto err_out_mwi_3;
3044         }
3045
3046         /* check for weird/broken PCI region reporting */
3047         if (pci_resource_len(pdev, region) < R8169_REGS_SIZE) {
3048                 netif_err(tp, probe, dev,
3049                           "Invalid PCI region size(s), aborting\n");
3050                 rc = -ENODEV;
3051                 goto err_out_mwi_3;
3052         }
3053
3054         rc = pci_request_regions(pdev, MODULENAME);
3055         if (rc < 0) {
3056                 netif_err(tp, probe, dev, "could not request regions\n");
3057                 goto err_out_mwi_3;
3058         }
3059
3060         tp->cp_cmd = PCIMulRW | RxChkSum;
3061
3062         if ((sizeof(dma_addr_t) > 4) &&
3063             !pci_set_dma_mask(pdev, DMA_BIT_MASK(64)) && use_dac) {
3064                 tp->cp_cmd |= PCIDAC;
3065                 dev->features |= NETIF_F_HIGHDMA;
3066         } else {
3067                 rc = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
3068                 if (rc < 0) {
3069                         netif_err(tp, probe, dev, "DMA configuration failed\n");
3070                         goto err_out_free_res_4;
3071                 }
3072         }
3073
3074         /* ioremap MMIO region */
3075         ioaddr = ioremap(pci_resource_start(pdev, region), R8169_REGS_SIZE);
3076         if (!ioaddr) {
3077                 netif_err(tp, probe, dev, "cannot remap MMIO, aborting\n");
3078                 rc = -EIO;
3079                 goto err_out_free_res_4;
3080         }
3081
3082         tp->pcie_cap = pci_find_capability(pdev, PCI_CAP_ID_EXP);
3083         if (!tp->pcie_cap)
3084                 netif_info(tp, probe, dev, "no PCI Express capability\n");
3085
3086         RTL_W16(IntrMask, 0x0000);
3087
3088         /* Soft reset the chip. */
3089         RTL_W8(ChipCmd, CmdReset);
3090
3091         /* Check that the chip has finished the reset. */
3092         for (i = 0; i < 100; i++) {
3093                 if ((RTL_R8(ChipCmd) & CmdReset) == 0)
3094                         break;
3095                 msleep_interruptible(1);
3096         }
3097
3098         RTL_W16(IntrStatus, 0xffff);
3099
3100         pci_set_master(pdev);
3101
3102         /* Identify chip attached to board */
3103         rtl8169_get_mac_version(tp, ioaddr);
3104
3105         /* Use appropriate default if unknown */
3106         if (tp->mac_version == RTL_GIGA_MAC_NONE) {
3107                 netif_notice(tp, probe, dev,
3108                              "unknown MAC, using family default\n");
3109                 tp->mac_version = cfg->default_ver;
3110         }
3111
3112         rtl8169_print_mac_version(tp);
3113
3114         for (i = 0; i < ARRAY_SIZE(rtl_chip_info); i++) {
3115                 if (tp->mac_version == rtl_chip_info[i].mac_version)
3116                         break;
3117         }
3118         if (i == ARRAY_SIZE(rtl_chip_info)) {
3119                 dev_err(&pdev->dev,
3120                         "driver bug, MAC version not found in rtl_chip_info\n");
3121                 goto err_out_msi_5;
3122         }
3123         tp->chipset = i;
3124
3125         RTL_W8(Cfg9346, Cfg9346_Unlock);
3126         RTL_W8(Config1, RTL_R8(Config1) | PMEnable);
3127         RTL_W8(Config5, RTL_R8(Config5) & PMEStatus);
3128         if ((RTL_R8(Config3) & (LinkUp | MagicPacket)) != 0)
3129                 tp->features |= RTL_FEATURE_WOL;
3130         if ((RTL_R8(Config5) & (UWF | BWF | MWF)) != 0)
3131                 tp->features |= RTL_FEATURE_WOL;
3132         tp->features |= rtl_try_msi(pdev, ioaddr, cfg);
3133         RTL_W8(Cfg9346, Cfg9346_Lock);
3134
3135         if ((tp->mac_version <= RTL_GIGA_MAC_VER_06) &&
3136             (RTL_R8(PHYstatus) & TBI_Enable)) {
3137                 tp->set_speed = rtl8169_set_speed_tbi;
3138                 tp->get_settings = rtl8169_gset_tbi;
3139                 tp->phy_reset_enable = rtl8169_tbi_reset_enable;
3140                 tp->phy_reset_pending = rtl8169_tbi_reset_pending;
3141                 tp->link_ok = rtl8169_tbi_link_ok;
3142                 tp->do_ioctl = rtl_tbi_ioctl;
3143
3144                 tp->phy_1000_ctrl_reg = ADVERTISE_1000FULL; /* Implied by TBI */
3145         } else {
3146                 tp->set_speed = rtl8169_set_speed_xmii;
3147                 tp->get_settings = rtl8169_gset_xmii;
3148                 tp->phy_reset_enable = rtl8169_xmii_reset_enable;
3149                 tp->phy_reset_pending = rtl8169_xmii_reset_pending;
3150                 tp->link_ok = rtl8169_xmii_link_ok;
3151                 tp->do_ioctl = rtl_xmii_ioctl;
3152         }
3153
3154         spin_lock_init(&tp->lock);
3155
3156         tp->mmio_addr = ioaddr;
3157
3158         /* Get MAC address */
3159         for (i = 0; i < MAC_ADDR_LEN; i++)
3160                 dev->dev_addr[i] = RTL_R8(MAC0 + i);
3161         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
3162
3163         SET_ETHTOOL_OPS(dev, &rtl8169_ethtool_ops);
3164         dev->watchdog_timeo = RTL8169_TX_TIMEOUT;
3165         dev->irq = pdev->irq;
3166         dev->base_addr = (unsigned long) ioaddr;
3167
3168         netif_napi_add(dev, &tp->napi, rtl8169_poll, R8169_NAPI_WEIGHT);
3169
3170 #ifdef CONFIG_R8169_VLAN
3171         dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
3172 #endif
3173
3174         tp->intr_mask = 0xffff;
3175         tp->align = cfg->align;
3176         tp->hw_start = cfg->hw_start;
3177         tp->intr_event = cfg->intr_event;
3178         tp->napi_event = cfg->napi_event;
3179
3180         init_timer(&tp->timer);
3181         tp->timer.data = (unsigned long) dev;
3182         tp->timer.function = rtl8169_phy_timer;
3183
3184         rc = register_netdev(dev);
3185         if (rc < 0)
3186                 goto err_out_msi_5;
3187
3188         pci_set_drvdata(pdev, dev);
3189
3190         netif_info(tp, probe, dev, "%s at 0x%lx, %pM, XID %08x IRQ %d\n",
3191                    rtl_chip_info[tp->chipset].name,
3192                    dev->base_addr, dev->dev_addr,
3193                    (u32)(RTL_R32(TxConfig) & 0x9cf0f8ff), dev->irq);
3194
3195         rtl8169_init_phy(dev, tp);
3196
3197         /*
3198          * Pretend we are using VLANs; This bypasses a nasty bug where
3199          * Interrupts stop flowing on high load on 8110SCd controllers.
3200          */
3201         if (tp->mac_version == RTL_GIGA_MAC_VER_05)
3202                 RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) | RxVlan);
3203
3204         device_set_wakeup_enable(&pdev->dev, tp->features & RTL_FEATURE_WOL);
3205
3206         if (pci_dev_run_wake(pdev)) {
3207                 pm_runtime_set_active(&pdev->dev);
3208                 pm_runtime_enable(&pdev->dev);
3209         }
3210         pm_runtime_idle(&pdev->dev);
3211
3212 out:
3213         return rc;
3214
3215 err_out_msi_5:
3216         rtl_disable_msi(pdev, tp);
3217         iounmap(ioaddr);
3218 err_out_free_res_4:
3219         pci_release_regions(pdev);
3220 err_out_mwi_3:
3221         pci_clear_mwi(pdev);
3222 err_out_disable_2:
3223         pci_disable_device(pdev);
3224 err_out_free_dev_1:
3225         free_netdev(dev);
3226         goto out;
3227 }
3228
3229 static void __devexit rtl8169_remove_one(struct pci_dev *pdev)
3230 {
3231         struct net_device *dev = pci_get_drvdata(pdev);
3232         struct rtl8169_private *tp = netdev_priv(dev);
3233
3234         pm_runtime_get_sync(&pdev->dev);
3235
3236         flush_scheduled_work();
3237
3238         unregister_netdev(dev);
3239
3240         if (pci_dev_run_wake(pdev)) {
3241                 pm_runtime_disable(&pdev->dev);
3242                 pm_runtime_set_suspended(&pdev->dev);
3243         }
3244         pm_runtime_put_noidle(&pdev->dev);
3245
3246         /* restore original MAC address */
3247         rtl_rar_set(tp, dev->perm_addr);
3248
3249         rtl_disable_msi(pdev, tp);
3250         rtl8169_release_board(pdev, dev, tp->mmio_addr);
3251         pci_set_drvdata(pdev, NULL);
3252 }
3253
3254 static void rtl8169_set_rxbufsize(struct rtl8169_private *tp,
3255                                   unsigned int mtu)
3256 {
3257         unsigned int max_frame = mtu + VLAN_ETH_HLEN + ETH_FCS_LEN;
3258
3259         if (max_frame != 16383)
3260                 printk(KERN_WARNING PFX "WARNING! Changing of MTU on this "
3261                         "NIC may lead to frame reception errors!\n");
3262
3263         tp->rx_buf_sz = (max_frame > RX_BUF_SIZE) ? max_frame : RX_BUF_SIZE;
3264 }
3265
3266 static int rtl8169_open(struct net_device *dev)
3267 {
3268         struct rtl8169_private *tp = netdev_priv(dev);
3269         struct pci_dev *pdev = tp->pci_dev;
3270         int retval = -ENOMEM;
3271
3272         pm_runtime_get_sync(&pdev->dev);
3273
3274         /*
3275          * Note that we use a magic value here, its wierd I know
3276          * its done because, some subset of rtl8169 hardware suffers from
3277          * a problem in which frames received that are longer than
3278          * the size set in RxMaxSize register return garbage sizes
3279          * when received.  To avoid this we need to turn off filtering,
3280          * which is done by setting a value of 16383 in the RxMaxSize register
3281          * and allocating 16k frames to handle the largest possible rx value
3282          * thats what the magic math below does.
3283          */
3284         rtl8169_set_rxbufsize(tp, 16383 - VLAN_ETH_HLEN - ETH_FCS_LEN);
3285
3286         /*
3287          * Rx and Tx desscriptors needs 256 bytes alignment.
3288          * pci_alloc_consistent provides more.
3289          */
3290         tp->TxDescArray = pci_alloc_consistent(pdev, R8169_TX_RING_BYTES,
3291                                                &tp->TxPhyAddr);
3292         if (!tp->TxDescArray)
3293                 goto err_pm_runtime_put;
3294
3295         tp->RxDescArray = pci_alloc_consistent(pdev, R8169_RX_RING_BYTES,
3296                                                &tp->RxPhyAddr);
3297         if (!tp->RxDescArray)
3298                 goto err_free_tx_0;
3299
3300         retval = rtl8169_init_ring(dev);
3301         if (retval < 0)
3302                 goto err_free_rx_1;
3303
3304         INIT_DELAYED_WORK(&tp->task, NULL);
3305
3306         smp_mb();
3307
3308         retval = request_irq(dev->irq, rtl8169_interrupt,
3309                              (tp->features & RTL_FEATURE_MSI) ? 0 : IRQF_SHARED,
3310                              dev->name, dev);
3311         if (retval < 0)
3312                 goto err_release_ring_2;
3313
3314         napi_enable(&tp->napi);
3315
3316         rtl_hw_start(dev);
3317
3318         rtl8169_request_timer(dev);
3319
3320         tp->saved_wolopts = 0;
3321         pm_runtime_put_noidle(&pdev->dev);
3322
3323         rtl8169_check_link_status(dev, tp, tp->mmio_addr);
3324 out:
3325         return retval;
3326
3327 err_release_ring_2:
3328         rtl8169_rx_clear(tp);
3329 err_free_rx_1:
3330         pci_free_consistent(pdev, R8169_RX_RING_BYTES, tp->RxDescArray,
3331                             tp->RxPhyAddr);
3332         tp->RxDescArray = NULL;
3333 err_free_tx_0:
3334         pci_free_consistent(pdev, R8169_TX_RING_BYTES, tp->TxDescArray,
3335                             tp->TxPhyAddr);
3336         tp->TxDescArray = NULL;
3337 err_pm_runtime_put:
3338         pm_runtime_put_noidle(&pdev->dev);
3339         goto out;
3340 }
3341
3342 static void rtl8169_hw_reset(void __iomem *ioaddr)
3343 {
3344         /* Disable interrupts */
3345         rtl8169_irq_mask_and_ack(ioaddr);
3346
3347         /* Reset the chipset */
3348         RTL_W8(ChipCmd, CmdReset);
3349
3350         /* PCI commit */
3351         RTL_R8(ChipCmd);
3352 }
3353
3354 static void rtl_set_rx_tx_config_registers(struct rtl8169_private *tp)
3355 {
3356         void __iomem *ioaddr = tp->mmio_addr;
3357         u32 cfg = rtl8169_rx_config;
3358
3359         cfg |= (RTL_R32(RxConfig) & rtl_chip_info[tp->chipset].RxConfigMask);
3360         RTL_W32(RxConfig, cfg);
3361
3362         /* Set DMA burst size and Interframe Gap Time */
3363         RTL_W32(TxConfig, (TX_DMA_BURST << TxDMAShift) |
3364                 (InterFrameGap << TxInterFrameGapShift));
3365 }
3366
3367 static void rtl_hw_start(struct net_device *dev)
3368 {
3369         struct rtl8169_private *tp = netdev_priv(dev);
3370         void __iomem *ioaddr = tp->mmio_addr;
3371         unsigned int i;
3372
3373         /* Soft reset the chip. */
3374         RTL_W8(ChipCmd, CmdReset);
3375
3376         /* Check that the chip has finished the reset. */
3377         for (i = 0; i < 100; i++) {
3378                 if ((RTL_R8(ChipCmd) & CmdReset) == 0)
3379                         break;
3380                 msleep_interruptible(1);
3381         }
3382
3383         tp->hw_start(dev);
3384
3385         netif_start_queue(dev);
3386 }
3387
3388
3389 static void rtl_set_rx_tx_desc_registers(struct rtl8169_private *tp,
3390                                          void __iomem *ioaddr)
3391 {
3392         /*
3393          * Magic spell: some iop3xx ARM board needs the TxDescAddrHigh
3394          * register to be written before TxDescAddrLow to work.
3395          * Switching from MMIO to I/O access fixes the issue as well.
3396          */
3397         RTL_W32(TxDescStartAddrHigh, ((u64) tp->TxPhyAddr) >> 32);
3398         RTL_W32(TxDescStartAddrLow, ((u64) tp->TxPhyAddr) & DMA_BIT_MASK(32));
3399         RTL_W32(RxDescAddrHigh, ((u64) tp->RxPhyAddr) >> 32);
3400         RTL_W32(RxDescAddrLow, ((u64) tp->RxPhyAddr) & DMA_BIT_MASK(32));
3401 }
3402
3403 static u16 rtl_rw_cpluscmd(void __iomem *ioaddr)
3404 {
3405         u16 cmd;
3406
3407         cmd = RTL_R16(CPlusCmd);
3408         RTL_W16(CPlusCmd, cmd);
3409         return cmd;
3410 }
3411
3412 static void rtl_set_rx_max_size(void __iomem *ioaddr, unsigned int rx_buf_sz)
3413 {
3414         /* Low hurts. Let's disable the filtering. */
3415         RTL_W16(RxMaxSize, rx_buf_sz + 1);
3416 }
3417
3418 static void rtl8169_set_magic_reg(void __iomem *ioaddr, unsigned mac_version)
3419 {
3420         static const struct {
3421                 u32 mac_version;
3422                 u32 clk;
3423                 u32 val;
3424         } cfg2_info [] = {
3425                 { RTL_GIGA_MAC_VER_05, PCI_Clock_33MHz, 0x000fff00 }, // 8110SCd
3426                 { RTL_GIGA_MAC_VER_05, PCI_Clock_66MHz, 0x000fffff },
3427                 { RTL_GIGA_MAC_VER_06, PCI_Clock_33MHz, 0x00ffff00 }, // 8110SCe
3428                 { RTL_GIGA_MAC_VER_06, PCI_Clock_66MHz, 0x00ffffff }
3429         }, *p = cfg2_info;
3430         unsigned int i;
3431         u32 clk;
3432
3433         clk = RTL_R8(Config2) & PCI_Clock_66MHz;
3434         for (i = 0; i < ARRAY_SIZE(cfg2_info); i++, p++) {
3435                 if ((p->mac_version == mac_version) && (p->clk == clk)) {
3436                         RTL_W32(0x7c, p->val);
3437                         break;
3438                 }
3439         }
3440 }
3441
3442 static void rtl_hw_start_8169(struct net_device *dev)
3443 {
3444         struct rtl8169_private *tp = netdev_priv(dev);
3445         void __iomem *ioaddr = tp->mmio_addr;
3446         struct pci_dev *pdev = tp->pci_dev;
3447
3448         if (tp->mac_version == RTL_GIGA_MAC_VER_05) {
3449                 RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) | PCIMulRW);
3450                 pci_write_config_byte(pdev, PCI_CACHE_LINE_SIZE, 0x08);
3451         }
3452
3453         RTL_W8(Cfg9346, Cfg9346_Unlock);
3454         if ((tp->mac_version == RTL_GIGA_MAC_VER_01) ||
3455             (tp->mac_version == RTL_GIGA_MAC_VER_02) ||
3456             (tp->mac_version == RTL_GIGA_MAC_VER_03) ||
3457             (tp->mac_version == RTL_GIGA_MAC_VER_04))
3458                 RTL_W8(ChipCmd, CmdTxEnb | CmdRxEnb);
3459
3460         RTL_W8(EarlyTxThres, EarlyTxThld);
3461
3462         rtl_set_rx_max_size(ioaddr, tp->rx_buf_sz);
3463
3464         if ((tp->mac_version == RTL_GIGA_MAC_VER_01) ||
3465             (tp->mac_version == RTL_GIGA_MAC_VER_02) ||
3466             (tp->mac_version == RTL_GIGA_MAC_VER_03) ||
3467             (tp->mac_version == RTL_GIGA_MAC_VER_04))
3468                 rtl_set_rx_tx_config_registers(tp);
3469
3470         tp->cp_cmd |= rtl_rw_cpluscmd(ioaddr) | PCIMulRW;
3471
3472         if ((tp->mac_version == RTL_GIGA_MAC_VER_02) ||
3473             (tp->mac_version == RTL_GIGA_MAC_VER_03)) {
3474                 dprintk("Set MAC Reg C+CR Offset 0xE0. "
3475                         "Bit-3 and bit-14 MUST be 1\n");
3476                 tp->cp_cmd |= (1 << 14);
3477         }
3478
3479         RTL_W16(CPlusCmd, tp->cp_cmd);
3480
3481         rtl8169_set_magic_reg(ioaddr, tp->mac_version);
3482
3483         /*
3484          * Undocumented corner. Supposedly:
3485          * (TxTimer << 12) | (TxPackets << 8) | (RxTimer << 4) | RxPackets
3486          */
3487         RTL_W16(IntrMitigate, 0x0000);
3488
3489         rtl_set_rx_tx_desc_registers(tp, ioaddr);
3490
3491         if ((tp->mac_version != RTL_GIGA_MAC_VER_01) &&
3492             (tp->mac_version != RTL_GIGA_MAC_VER_02) &&
3493             (tp->mac_version != RTL_GIGA_MAC_VER_03) &&
3494             (tp->mac_version != RTL_GIGA_MAC_VER_04)) {
3495                 RTL_W8(ChipCmd, CmdTxEnb | CmdRxEnb);
3496                 rtl_set_rx_tx_config_registers(tp);
3497         }
3498
3499         RTL_W8(Cfg9346, Cfg9346_Lock);
3500
3501         /* Initially a 10 us delay. Turned it into a PCI commit. - FR */
3502         RTL_R8(IntrMask);
3503
3504         RTL_W32(RxMissed, 0);
3505
3506         rtl_set_rx_mode(dev);
3507
3508         /* no early-rx interrupts */
3509         RTL_W16(MultiIntr, RTL_R16(MultiIntr) & 0xF000);
3510
3511         /* Enable all known interrupts by setting the interrupt mask. */
3512         RTL_W16(IntrMask, tp->intr_event);
3513 }
3514
3515 static void rtl_tx_performance_tweak(struct pci_dev *pdev, u16 force)
3516 {
3517         struct net_device *dev = pci_get_drvdata(pdev);
3518         struct rtl8169_private *tp = netdev_priv(dev);
3519         int cap = tp->pcie_cap;
3520
3521         if (cap) {
3522                 u16 ctl;
3523
3524                 pci_read_config_word(pdev, cap + PCI_EXP_DEVCTL, &ctl);
3525                 ctl = (ctl & ~PCI_EXP_DEVCTL_READRQ) | force;
3526                 pci_write_config_word(pdev, cap + PCI_EXP_DEVCTL, ctl);
3527         }
3528 }
3529
3530 static void rtl_csi_access_enable(void __iomem *ioaddr)
3531 {
3532         u32 csi;
3533
3534         csi = rtl_csi_read(ioaddr, 0x070c) & 0x00ffffff;
3535         rtl_csi_write(ioaddr, 0x070c, csi | 0x27000000);
3536 }
3537
3538 struct ephy_info {
3539         unsigned int offset;
3540         u16 mask;
3541         u16 bits;
3542 };
3543
3544 static void rtl_ephy_init(void __iomem *ioaddr, const struct ephy_info *e, int len)
3545 {
3546         u16 w;
3547
3548         while (len-- > 0) {
3549                 w = (rtl_ephy_read(ioaddr, e->offset) & ~e->mask) | e->bits;
3550                 rtl_ephy_write(ioaddr, e->offset, w);
3551                 e++;
3552         }
3553 }
3554
3555 static void rtl_disable_clock_request(struct pci_dev *pdev)
3556 {
3557         struct net_device *dev = pci_get_drvdata(pdev);
3558         struct rtl8169_private *tp = netdev_priv(dev);
3559         int cap = tp->pcie_cap;
3560
3561         if (cap) {
3562                 u16 ctl;
3563
3564                 pci_read_config_word(pdev, cap + PCI_EXP_LNKCTL, &ctl);
3565                 ctl &= ~PCI_EXP_LNKCTL_CLKREQ_EN;
3566                 pci_write_config_word(pdev, cap + PCI_EXP_LNKCTL, ctl);
3567         }
3568 }
3569
3570 #define R8168_CPCMD_QUIRK_MASK (\
3571         EnableBist | \
3572         Mac_dbgo_oe | \
3573         Force_half_dup | \
3574         Force_rxflow_en | \
3575         Force_txflow_en | \
3576         Cxpl_dbg_sel | \
3577         ASF | \
3578         PktCntrDisable | \
3579         Mac_dbgo_sel)
3580
3581 static void rtl_hw_start_8168bb(void __iomem *ioaddr, struct pci_dev *pdev)
3582 {
3583         RTL_W8(Config3, RTL_R8(Config3) & ~Beacon_en);
3584
3585         RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) & ~R8168_CPCMD_QUIRK_MASK);
3586
3587         rtl_tx_performance_tweak(pdev,
3588                 (0x5 << MAX_READ_REQUEST_SHIFT) | PCI_EXP_DEVCTL_NOSNOOP_EN);
3589 }
3590
3591 static void rtl_hw_start_8168bef(void __iomem *ioaddr, struct pci_dev *pdev)
3592 {
3593         rtl_hw_start_8168bb(ioaddr, pdev);
3594
3595         RTL_W8(EarlyTxThres, EarlyTxThld);
3596
3597         RTL_W8(Config4, RTL_R8(Config4) & ~(1 << 0));
3598 }
3599
3600 static void __rtl_hw_start_8168cp(void __iomem *ioaddr, struct pci_dev *pdev)
3601 {
3602         RTL_W8(Config1, RTL_R8(Config1) | Speed_down);
3603
3604         RTL_W8(Config3, RTL_R8(Config3) & ~Beacon_en);
3605
3606         rtl_tx_performance_tweak(pdev, 0x5 << MAX_READ_REQUEST_SHIFT);
3607
3608         rtl_disable_clock_request(pdev);
3609
3610         RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) & ~R8168_CPCMD_QUIRK_MASK);
3611 }
3612
3613 static void rtl_hw_start_8168cp_1(void __iomem *ioaddr, struct pci_dev *pdev)
3614 {
3615         static const struct ephy_info e_info_8168cp[] = {
3616                 { 0x01, 0,      0x0001 },
3617                 { 0x02, 0x0800, 0x1000 },
3618                 { 0x03, 0,      0x0042 },
3619                 { 0x06, 0x0080, 0x0000 },
3620                 { 0x07, 0,      0x2000 }
3621         };
3622
3623         rtl_csi_access_enable(ioaddr);
3624
3625         rtl_ephy_init(ioaddr, e_info_8168cp, ARRAY_SIZE(e_info_8168cp));
3626
3627         __rtl_hw_start_8168cp(ioaddr, pdev);
3628 }
3629
3630 static void rtl_hw_start_8168cp_2(void __iomem *ioaddr, struct pci_dev *pdev)
3631 {
3632         rtl_csi_access_enable(ioaddr);
3633
3634         RTL_W8(Config3, RTL_R8(Config3) & ~Beacon_en);
3635
3636         rtl_tx_performance_tweak(pdev, 0x5 << MAX_READ_REQUEST_SHIFT);
3637
3638         RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) & ~R8168_CPCMD_QUIRK_MASK);
3639 }
3640
3641 static void rtl_hw_start_8168cp_3(void __iomem *ioaddr, struct pci_dev *pdev)
3642 {
3643         rtl_csi_access_enable(ioaddr);
3644
3645         RTL_W8(Config3, RTL_R8(Config3) & ~Beacon_en);
3646
3647         /* Magic. */
3648         RTL_W8(DBG_REG, 0x20);
3649
3650         RTL_W8(EarlyTxThres, EarlyTxThld);
3651
3652         rtl_tx_performance_tweak(pdev, 0x5 << MAX_READ_REQUEST_SHIFT);
3653
3654         RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) & ~R8168_CPCMD_QUIRK_MASK);
3655 }
3656
3657 static void rtl_hw_start_8168c_1(void __iomem *ioaddr, struct pci_dev *pdev)
3658 {
3659         static const struct ephy_info e_info_8168c_1[] = {
3660                 { 0x02, 0x0800, 0x1000 },
3661                 { 0x03, 0,      0x0002 },
3662                 { 0x06, 0x0080, 0x0000 }
3663         };
3664
3665         rtl_csi_access_enable(ioaddr);
3666
3667         RTL_W8(DBG_REG, 0x06 | FIX_NAK_1 | FIX_NAK_2);
3668
3669         rtl_ephy_init(ioaddr, e_info_8168c_1, ARRAY_SIZE(e_info_8168c_1));
3670
3671         __rtl_hw_start_8168cp(ioaddr, pdev);
3672 }
3673
3674 static void rtl_hw_start_8168c_2(void __iomem *ioaddr, struct pci_dev *pdev)
3675 {
3676         static const struct ephy_info e_info_8168c_2[] = {
3677                 { 0x01, 0,      0x0001 },
3678                 { 0x03, 0x0400, 0x0220 }
3679         };
3680
3681         rtl_csi_access_enable(ioaddr);
3682
3683         rtl_ephy_init(ioaddr, e_info_8168c_2, ARRAY_SIZE(e_info_8168c_2));
3684
3685         __rtl_hw_start_8168cp(ioaddr, pdev);
3686 }
3687
3688 static void rtl_hw_start_8168c_3(void __iomem *ioaddr, struct pci_dev *pdev)
3689 {
3690         rtl_hw_start_8168c_2(ioaddr, pdev);
3691 }
3692
3693 static void rtl_hw_start_8168c_4(void __iomem *ioaddr, struct pci_dev *pdev)
3694 {
3695         rtl_csi_access_enable(ioaddr);
3696
3697         __rtl_hw_start_8168cp(ioaddr, pdev);
3698 }
3699
3700 static void rtl_hw_start_8168d(void __iomem *ioaddr, struct pci_dev *pdev)
3701 {
3702         rtl_csi_access_enable(ioaddr);
3703
3704         rtl_disable_clock_request(pdev);
3705
3706         RTL_W8(EarlyTxThres, EarlyTxThld);
3707
3708         rtl_tx_performance_tweak(pdev, 0x5 << MAX_READ_REQUEST_SHIFT);
3709
3710         RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) & ~R8168_CPCMD_QUIRK_MASK);
3711 }
3712
3713 static void rtl_hw_start_8168(struct net_device *dev)
3714 {
3715         struct rtl8169_private *tp = netdev_priv(dev);
3716         void __iomem *ioaddr = tp->mmio_addr;
3717         struct pci_dev *pdev = tp->pci_dev;
3718
3719         RTL_W8(Cfg9346, Cfg9346_Unlock);
3720
3721         RTL_W8(EarlyTxThres, EarlyTxThld);
3722
3723         rtl_set_rx_max_size(ioaddr, tp->rx_buf_sz);
3724
3725         tp->cp_cmd |= RTL_R16(CPlusCmd) | PktCntrDisable | INTT_1;
3726
3727         RTL_W16(CPlusCmd, tp->cp_cmd);
3728
3729         RTL_W16(IntrMitigate, 0x5151);
3730
3731         /* Work around for RxFIFO overflow. */
3732         if (tp->mac_version == RTL_GIGA_MAC_VER_11) {
3733                 tp->intr_event |= RxFIFOOver | PCSTimeout;
3734                 tp->intr_event &= ~RxOverflow;
3735         }
3736
3737         rtl_set_rx_tx_desc_registers(tp, ioaddr);
3738
3739         rtl_set_rx_mode(dev);
3740
3741         RTL_W32(TxConfig, (TX_DMA_BURST << TxDMAShift) |
3742                 (InterFrameGap << TxInterFrameGapShift));
3743
3744         RTL_R8(IntrMask);
3745
3746         switch (tp->mac_version) {
3747         case RTL_GIGA_MAC_VER_11:
3748                 rtl_hw_start_8168bb(ioaddr, pdev);
3749         break;
3750
3751         case RTL_GIGA_MAC_VER_12:
3752         case RTL_GIGA_MAC_VER_17:
3753                 rtl_hw_start_8168bef(ioaddr, pdev);
3754         break;
3755
3756         case RTL_GIGA_MAC_VER_18:
3757                 rtl_hw_start_8168cp_1(ioaddr, pdev);
3758         break;
3759
3760         case RTL_GIGA_MAC_VER_19:
3761                 rtl_hw_start_8168c_1(ioaddr, pdev);
3762         break;
3763
3764         case RTL_GIGA_MAC_VER_20:
3765                 rtl_hw_start_8168c_2(ioaddr, pdev);
3766         break;
3767
3768         case RTL_GIGA_MAC_VER_21:
3769                 rtl_hw_start_8168c_3(ioaddr, pdev);
3770         break;
3771
3772         case RTL_GIGA_MAC_VER_22:
3773                 rtl_hw_start_8168c_4(ioaddr, pdev);
3774         break;
3775
3776         case RTL_GIGA_MAC_VER_23:
3777                 rtl_hw_start_8168cp_2(ioaddr, pdev);
3778         break;
3779
3780         case RTL_GIGA_MAC_VER_24:
3781                 rtl_hw_start_8168cp_3(ioaddr, pdev);
3782         break;
3783
3784         case RTL_GIGA_MAC_VER_25:
3785         case RTL_GIGA_MAC_VER_26:
3786         case RTL_GIGA_MAC_VER_27:
3787                 rtl_hw_start_8168d(ioaddr, pdev);
3788         break;
3789
3790         default:
3791                 printk(KERN_ERR PFX "%s: unknown chipset (mac_version = %d).\n",
3792                         dev->name, tp->mac_version);
3793         break;
3794         }
3795
3796         RTL_W8(ChipCmd, CmdTxEnb | CmdRxEnb);
3797
3798         RTL_W8(Cfg9346, Cfg9346_Lock);
3799
3800         RTL_W16(MultiIntr, RTL_R16(MultiIntr) & 0xF000);
3801
3802         RTL_W16(IntrMask, tp->intr_event);
3803 }
3804
3805 #define R810X_CPCMD_QUIRK_MASK (\
3806         EnableBist | \
3807         Mac_dbgo_oe | \
3808         Force_half_dup | \
3809         Force_rxflow_en | \
3810         Force_txflow_en | \
3811         Cxpl_dbg_sel | \
3812         ASF | \
3813         PktCntrDisable | \
3814         PCIDAC | \
3815         PCIMulRW)
3816
3817 static void rtl_hw_start_8102e_1(void __iomem *ioaddr, struct pci_dev *pdev)
3818 {
3819         static const struct ephy_info e_info_8102e_1[] = {
3820                 { 0x01, 0, 0x6e65 },
3821                 { 0x02, 0, 0x091f },
3822                 { 0x03, 0, 0xc2f9 },
3823                 { 0x06, 0, 0xafb5 },
3824                 { 0x07, 0, 0x0e00 },
3825                 { 0x19, 0, 0xec80 },
3826                 { 0x01, 0, 0x2e65 },
3827                 { 0x01, 0, 0x6e65 }
3828         };
3829         u8 cfg1;
3830
3831         rtl_csi_access_enable(ioaddr);
3832
3833         RTL_W8(DBG_REG, FIX_NAK_1);
3834
3835         rtl_tx_performance_tweak(pdev, 0x5 << MAX_READ_REQUEST_SHIFT);
3836
3837         RTL_W8(Config1,
3838                LEDS1 | LEDS0 | Speed_down | MEMMAP | IOMAP | VPD | PMEnable);
3839         RTL_W8(Config3, RTL_R8(Config3) & ~Beacon_en);
3840
3841         cfg1 = RTL_R8(Config1);
3842         if ((cfg1 & LEDS0) && (cfg1 & LEDS1))
3843                 RTL_W8(Config1, cfg1 & ~LEDS0);
3844
3845         RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) & ~R810X_CPCMD_QUIRK_MASK);
3846
3847         rtl_ephy_init(ioaddr, e_info_8102e_1, ARRAY_SIZE(e_info_8102e_1));
3848 }
3849
3850 static void rtl_hw_start_8102e_2(void __iomem *ioaddr, struct pci_dev *pdev)
3851 {
3852         rtl_csi_access_enable(ioaddr);
3853
3854         rtl_tx_performance_tweak(pdev, 0x5 << MAX_READ_REQUEST_SHIFT);
3855
3856         RTL_W8(Config1, MEMMAP | IOMAP | VPD | PMEnable);
3857         RTL_W8(Config3, RTL_R8(Config3) & ~Beacon_en);
3858
3859         RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) & ~R810X_CPCMD_QUIRK_MASK);
3860 }
3861
3862 static void rtl_hw_start_8102e_3(void __iomem *ioaddr, struct pci_dev *pdev)
3863 {
3864         rtl_hw_start_8102e_2(ioaddr, pdev);
3865
3866         rtl_ephy_write(ioaddr, 0x03, 0xc2f9);
3867 }
3868
3869 static void rtl_hw_start_8101(struct net_device *dev)
3870 {
3871         struct rtl8169_private *tp = netdev_priv(dev);
3872         void __iomem *ioaddr = tp->mmio_addr;
3873         struct pci_dev *pdev = tp->pci_dev;
3874
3875         if ((tp->mac_version == RTL_GIGA_MAC_VER_13) ||
3876             (tp->mac_version == RTL_GIGA_MAC_VER_16)) {
3877                 int cap = tp->pcie_cap;
3878
3879                 if (cap) {
3880                         pci_write_config_word(pdev, cap + PCI_EXP_DEVCTL,
3881                                               PCI_EXP_DEVCTL_NOSNOOP_EN);
3882                 }
3883         }
3884
3885         switch (tp->mac_version) {
3886         case RTL_GIGA_MAC_VER_07:
3887                 rtl_hw_start_8102e_1(ioaddr, pdev);
3888                 break;
3889
3890         case RTL_GIGA_MAC_VER_08:
3891                 rtl_hw_start_8102e_3(ioaddr, pdev);
3892                 break;
3893
3894         case RTL_GIGA_MAC_VER_09:
3895                 rtl_hw_start_8102e_2(ioaddr, pdev);
3896                 break;
3897         }
3898
3899         RTL_W8(Cfg9346, Cfg9346_Unlock);
3900
3901         RTL_W8(EarlyTxThres, EarlyTxThld);
3902
3903         rtl_set_rx_max_size(ioaddr, tp->rx_buf_sz);
3904
3905         tp->cp_cmd |= rtl_rw_cpluscmd(ioaddr) | PCIMulRW;
3906
3907         RTL_W16(CPlusCmd, tp->cp_cmd);
3908
3909         RTL_W16(IntrMitigate, 0x0000);
3910
3911         rtl_set_rx_tx_desc_registers(tp, ioaddr);
3912
3913         RTL_W8(ChipCmd, CmdTxEnb | CmdRxEnb);
3914         rtl_set_rx_tx_config_registers(tp);
3915
3916         RTL_W8(Cfg9346, Cfg9346_Lock);
3917
3918         RTL_R8(IntrMask);
3919
3920         rtl_set_rx_mode(dev);
3921
3922         RTL_W8(ChipCmd, CmdTxEnb | CmdRxEnb);
3923
3924         RTL_W16(MultiIntr, RTL_R16(MultiIntr) & 0xf000);
3925
3926         RTL_W16(IntrMask, tp->intr_event);
3927 }
3928
3929 static int rtl8169_change_mtu(struct net_device *dev, int new_mtu)
3930 {
3931         struct rtl8169_private *tp = netdev_priv(dev);
3932         int ret = 0;
3933
3934         if (new_mtu < ETH_ZLEN || new_mtu > SafeMtu)
3935                 return -EINVAL;
3936
3937         dev->mtu = new_mtu;
3938
3939         if (!netif_running(dev))
3940                 goto out;
3941
3942         rtl8169_down(dev);
3943
3944         rtl8169_set_rxbufsize(tp, dev->mtu);
3945
3946         ret = rtl8169_init_ring(dev);
3947         if (ret < 0)
3948                 goto out;
3949
3950         napi_enable(&tp->napi);
3951
3952         rtl_hw_start(dev);
3953
3954         rtl8169_request_timer(dev);
3955
3956 out:
3957         return ret;
3958 }
3959
3960 static inline void rtl8169_make_unusable_by_asic(struct RxDesc *desc)
3961 {
3962         desc->addr = cpu_to_le64(0x0badbadbadbadbadull);
3963         desc->opts1 &= ~cpu_to_le32(DescOwn | RsvdMask);
3964 }
3965
3966 static void rtl8169_free_rx_skb(struct rtl8169_private *tp,
3967                                 struct sk_buff **sk_buff, struct RxDesc *desc)
3968 {
3969         struct pci_dev *pdev = tp->pci_dev;
3970
3971         pci_unmap_single(pdev, le64_to_cpu(desc->addr), tp->rx_buf_sz,
3972                          PCI_DMA_FROMDEVICE);
3973         dev_kfree_skb(*sk_buff);
3974         *sk_buff = NULL;
3975         rtl8169_make_unusable_by_asic(desc);
3976 }
3977
3978 static inline void rtl8169_mark_to_asic(struct RxDesc *desc, u32 rx_buf_sz)
3979 {
3980         u32 eor = le32_to_cpu(desc->opts1) & RingEnd;
3981
3982         desc->opts1 = cpu_to_le32(DescOwn | eor | rx_buf_sz);
3983 }
3984
3985 static inline void rtl8169_map_to_asic(struct RxDesc *desc, dma_addr_t mapping,
3986                                        u32 rx_buf_sz)
3987 {
3988         desc->addr = cpu_to_le64(mapping);
3989         wmb();
3990         rtl8169_mark_to_asic(desc, rx_buf_sz);
3991 }
3992
3993 static struct sk_buff *rtl8169_alloc_rx_skb(struct pci_dev *pdev,
3994                                             struct net_device *dev,
3995                                             struct RxDesc *desc, int rx_buf_sz,
3996                                             unsigned int align)
3997 {
3998         struct sk_buff *skb;
3999         dma_addr_t mapping;
4000         unsigned int pad;
4001
4002         pad = align ? align : NET_IP_ALIGN;
4003
4004         skb = netdev_alloc_skb(dev, rx_buf_sz + pad);
4005         if (!skb)
4006                 goto err_out;
4007
4008         skb_reserve(skb, align ? ((pad - 1) & (unsigned long)skb->data) : pad);
4009
4010         mapping = pci_map_single(pdev, skb->data, rx_buf_sz,
4011                                  PCI_DMA_FROMDEVICE);
4012
4013         rtl8169_map_to_asic(desc, mapping, rx_buf_sz);
4014 out:
4015         return skb;
4016
4017 err_out:
4018         rtl8169_make_unusable_by_asic(desc);
4019         goto out;
4020 }
4021
4022 static void rtl8169_rx_clear(struct rtl8169_private *tp)
4023 {
4024         unsigned int i;
4025
4026         for (i = 0; i < NUM_RX_DESC; i++) {
4027                 if (tp->Rx_skbuff[i]) {
4028                         rtl8169_free_rx_skb(tp, tp->Rx_skbuff + i,
4029                                             tp->RxDescArray + i);
4030                 }
4031         }
4032 }
4033
4034 static u32 rtl8169_rx_fill(struct rtl8169_private *tp, struct net_device *dev,
4035                            u32 start, u32 end)
4036 {
4037         u32 cur;
4038
4039         for (cur = start; end - cur != 0; cur++) {
4040                 struct sk_buff *skb;
4041                 unsigned int i = cur % NUM_RX_DESC;
4042
4043                 WARN_ON((s32)(end - cur) < 0);
4044
4045                 if (tp->Rx_skbuff[i])
4046                         continue;
4047
4048                 skb = rtl8169_alloc_rx_skb(tp->pci_dev, dev,
4049                                            tp->RxDescArray + i,
4050                                            tp->rx_buf_sz, tp->align);
4051                 if (!skb)
4052                         break;
4053
4054                 tp->Rx_skbuff[i] = skb;
4055         }
4056         return cur - start;
4057 }
4058
4059 static inline void rtl8169_mark_as_last_descriptor(struct RxDesc *desc)
4060 {
4061         desc->opts1 |= cpu_to_le32(RingEnd);
4062 }
4063
4064 static void rtl8169_init_ring_indexes(struct rtl8169_private *tp)
4065 {
4066         tp->dirty_tx = tp->dirty_rx = tp->cur_tx = tp->cur_rx = 0;
4067 }
4068
4069 static int rtl8169_init_ring(struct net_device *dev)
4070 {
4071         struct rtl8169_private *tp = netdev_priv(dev);
4072
4073         rtl8169_init_ring_indexes(tp);
4074
4075         memset(tp->tx_skb, 0x0, NUM_TX_DESC * sizeof(struct ring_info));
4076         memset(tp->Rx_skbuff, 0x0, NUM_RX_DESC * sizeof(struct sk_buff *));
4077
4078         if (rtl8169_rx_fill(tp, dev, 0, NUM_RX_DESC) != NUM_RX_DESC)
4079                 goto err_out;
4080
4081         rtl8169_mark_as_last_descriptor(tp->RxDescArray + NUM_RX_DESC - 1);
4082
4083         return 0;
4084
4085 err_out:
4086         rtl8169_rx_clear(tp);
4087         return -ENOMEM;
4088 }
4089
4090 static void rtl8169_unmap_tx_skb(struct pci_dev *pdev, struct ring_info *tx_skb,
4091                                  struct TxDesc *desc)
4092 {
4093         unsigned int len = tx_skb->len;
4094
4095         pci_unmap_single(pdev, le64_to_cpu(desc->addr), len, PCI_DMA_TODEVICE);
4096         desc->opts1 = 0x00;
4097         desc->opts2 = 0x00;
4098         desc->addr = 0x00;
4099         tx_skb->len = 0;
4100 }
4101
4102 static void rtl8169_tx_clear(struct rtl8169_private *tp)
4103 {
4104         unsigned int i;
4105
4106         for (i = tp->dirty_tx; i < tp->dirty_tx + NUM_TX_DESC; i++) {
4107                 unsigned int entry = i % NUM_TX_DESC;
4108                 struct ring_info *tx_skb = tp->tx_skb + entry;
4109                 unsigned int len = tx_skb->len;
4110
4111                 if (len) {
4112                         struct sk_buff *skb = tx_skb->skb;
4113
4114                         rtl8169_unmap_tx_skb(tp->pci_dev, tx_skb,
4115                                              tp->TxDescArray + entry);
4116                         if (skb) {
4117                                 dev_kfree_skb(skb);
4118                                 tx_skb->skb = NULL;
4119                         }
4120                         tp->dev->stats.tx_dropped++;
4121                 }
4122         }
4123         tp->cur_tx = tp->dirty_tx = 0;
4124 }
4125
4126 static void rtl8169_schedule_work(struct net_device *dev, work_func_t task)
4127 {
4128         struct rtl8169_private *tp = netdev_priv(dev);
4129
4130         PREPARE_DELAYED_WORK(&tp->task, task);
4131         schedule_delayed_work(&tp->task, 4);
4132 }
4133
4134 static void rtl8169_wait_for_quiescence(struct net_device *dev)
4135 {
4136         struct rtl8169_private *tp = netdev_priv(dev);
4137         void __iomem *ioaddr = tp->mmio_addr;
4138
4139         synchronize_irq(dev->irq);
4140
4141         /* Wait for any pending NAPI task to complete */
4142         napi_disable(&tp->napi);
4143
4144         rtl8169_irq_mask_and_ack(ioaddr);
4145
4146         tp->intr_mask = 0xffff;
4147         RTL_W16(IntrMask, tp->intr_event);
4148         napi_enable(&tp->napi);
4149 }
4150
4151 static void rtl8169_reinit_task(struct work_struct *work)
4152 {
4153         struct rtl8169_private *tp =
4154                 container_of(work, struct rtl8169_private, task.work);
4155         struct net_device *dev = tp->dev;
4156         int ret;
4157
4158         rtnl_lock();
4159
4160         if (!netif_running(dev))
4161                 goto out_unlock;
4162
4163         rtl8169_wait_for_quiescence(dev);
4164         rtl8169_close(dev);
4165
4166         ret = rtl8169_open(dev);
4167         if (unlikely(ret < 0)) {
4168                 if (net_ratelimit())
4169                         netif_err(tp, drv, dev,
4170                                   "reinit failure (status = %d). Rescheduling\n",
4171                                   ret);
4172                 rtl8169_schedule_work(dev, rtl8169_reinit_task);
4173         }
4174
4175 out_unlock:
4176         rtnl_unlock();
4177 }
4178
4179 static void rtl8169_reset_task(struct work_struct *work)
4180 {
4181         struct rtl8169_private *tp =
4182                 container_of(work, struct rtl8169_private, task.work);
4183         struct net_device *dev = tp->dev;
4184
4185         rtnl_lock();
4186
4187         if (!netif_running(dev))
4188                 goto out_unlock;
4189
4190         rtl8169_wait_for_quiescence(dev);
4191
4192         rtl8169_rx_interrupt(dev, tp, tp->mmio_addr, ~(u32)0);
4193         rtl8169_tx_clear(tp);
4194
4195         if (tp->dirty_rx == tp->cur_rx) {
4196                 rtl8169_init_ring_indexes(tp);
4197                 rtl_hw_start(dev);
4198                 netif_wake_queue(dev);
4199                 rtl8169_check_link_status(dev, tp, tp->mmio_addr);
4200         } else {
4201                 if (net_ratelimit())
4202                         netif_emerg(tp, intr, dev, "Rx buffers shortage\n");
4203                 rtl8169_schedule_work(dev, rtl8169_reset_task);
4204         }
4205
4206 out_unlock:
4207         rtnl_unlock();
4208 }
4209
4210 static void rtl8169_tx_timeout(struct net_device *dev)
4211 {
4212         struct rtl8169_private *tp = netdev_priv(dev);
4213
4214         rtl8169_hw_reset(tp->mmio_addr);
4215
4216         /* Let's wait a bit while any (async) irq lands on */
4217         rtl8169_schedule_work(dev, rtl8169_reset_task);
4218 }
4219
4220 static int rtl8169_xmit_frags(struct rtl8169_private *tp, struct sk_buff *skb,
4221                               u32 opts1)
4222 {
4223         struct skb_shared_info *info = skb_shinfo(skb);
4224         unsigned int cur_frag, entry;
4225         struct TxDesc * uninitialized_var(txd);
4226
4227         entry = tp->cur_tx;
4228         for (cur_frag = 0; cur_frag < info->nr_frags; cur_frag++) {
4229                 skb_frag_t *frag = info->frags + cur_frag;
4230                 dma_addr_t mapping;
4231                 u32 status, len;
4232                 void *addr;
4233
4234                 entry = (entry + 1) % NUM_TX_DESC;
4235
4236                 txd = tp->TxDescArray + entry;
4237                 len = frag->size;
4238                 addr = ((void *) page_address(frag->page)) + frag->page_offset;
4239                 mapping = pci_map_single(tp->pci_dev, addr, len, PCI_DMA_TODEVICE);
4240
4241                 /* anti gcc 2.95.3 bugware (sic) */
4242                 status = opts1 | len | (RingEnd * !((entry + 1) % NUM_TX_DESC));
4243
4244                 txd->opts1 = cpu_to_le32(status);
4245                 txd->addr = cpu_to_le64(mapping);
4246
4247                 tp->tx_skb[entry].len = len;
4248         }
4249
4250         if (cur_frag) {
4251                 tp->tx_skb[entry].skb = skb;
4252                 txd->opts1 |= cpu_to_le32(LastFrag);
4253         }
4254
4255         return cur_frag;
4256 }
4257
4258 static inline u32 rtl8169_tso_csum(struct sk_buff *skb, struct net_device *dev)
4259 {
4260         if (dev->features & NETIF_F_TSO) {
4261                 u32 mss = skb_shinfo(skb)->gso_size;
4262
4263                 if (mss)
4264                         return LargeSend | ((mss & MSSMask) << MSSShift);
4265         }
4266         if (skb->ip_summed == CHECKSUM_PARTIAL) {
4267                 const struct iphdr *ip = ip_hdr(skb);
4268
4269                 if (ip->protocol == IPPROTO_TCP)
4270                         return IPCS | TCPCS;
4271                 else if (ip->protocol == IPPROTO_UDP)
4272                         return IPCS | UDPCS;
4273                 WARN_ON(1);     /* we need a WARN() */
4274         }
4275         return 0;
4276 }
4277
4278 static netdev_tx_t rtl8169_start_xmit(struct sk_buff *skb,
4279                                       struct net_device *dev)
4280 {
4281         struct rtl8169_private *tp = netdev_priv(dev);
4282         unsigned int frags, entry = tp->cur_tx % NUM_TX_DESC;
4283         struct TxDesc *txd = tp->TxDescArray + entry;
4284         void __iomem *ioaddr = tp->mmio_addr;
4285         dma_addr_t mapping;
4286         u32 status, len;
4287         u32 opts1;
4288
4289         if (unlikely(TX_BUFFS_AVAIL(tp) < skb_shinfo(skb)->nr_frags)) {
4290                 netif_err(tp, drv, dev, "BUG! Tx Ring full when queue awake!\n");
4291                 goto err_stop;
4292         }
4293
4294         if (unlikely(le32_to_cpu(txd->opts1) & DescOwn))
4295                 goto err_stop;
4296
4297         opts1 = DescOwn | rtl8169_tso_csum(skb, dev);
4298
4299         frags = rtl8169_xmit_frags(tp, skb, opts1);
4300         if (frags) {
4301                 len = skb_headlen(skb);
4302                 opts1 |= FirstFrag;
4303         } else {
4304                 len = skb->len;
4305                 opts1 |= FirstFrag | LastFrag;
4306                 tp->tx_skb[entry].skb = skb;
4307         }
4308
4309         mapping = pci_map_single(tp->pci_dev, skb->data, len, PCI_DMA_TODEVICE);
4310
4311         tp->tx_skb[entry].len = len;
4312         txd->addr = cpu_to_le64(mapping);
4313         txd->opts2 = cpu_to_le32(rtl8169_tx_vlan_tag(tp, skb));
4314
4315         wmb();
4316
4317         /* anti gcc 2.95.3 bugware (sic) */
4318         status = opts1 | len | (RingEnd * !((entry + 1) % NUM_TX_DESC));
4319         txd->opts1 = cpu_to_le32(status);
4320
4321         tp->cur_tx += frags + 1;
4322
4323         wmb();
4324
4325         RTL_W8(TxPoll, NPQ);    /* set polling bit */
4326
4327         if (TX_BUFFS_AVAIL(tp) < MAX_SKB_FRAGS) {
4328                 netif_stop_queue(dev);
4329                 smp_rmb();
4330                 if (TX_BUFFS_AVAIL(tp) >= MAX_SKB_FRAGS)
4331                         netif_wake_queue(dev);
4332         }
4333
4334         return NETDEV_TX_OK;
4335
4336 err_stop:
4337         netif_stop_queue(dev);
4338         dev->stats.tx_dropped++;
4339         return NETDEV_TX_BUSY;
4340 }
4341
4342 static void rtl8169_pcierr_interrupt(struct net_device *dev)
4343 {
4344         struct rtl8169_private *tp = netdev_priv(dev);
4345         struct pci_dev *pdev = tp->pci_dev;
4346         void __iomem *ioaddr = tp->mmio_addr;
4347         u16 pci_status, pci_cmd;
4348
4349         pci_read_config_word(pdev, PCI_COMMAND, &pci_cmd);
4350         pci_read_config_word(pdev, PCI_STATUS, &pci_status);
4351
4352         netif_err(tp, intr, dev, "PCI error (cmd = 0x%04x, status = 0x%04x)\n",
4353                   pci_cmd, pci_status);
4354
4355         /*
4356          * The recovery sequence below admits a very elaborated explanation:
4357          * - it seems to work;
4358          * - I did not see what else could be done;
4359          * - it makes iop3xx happy.
4360          *
4361          * Feel free to adjust to your needs.
4362          */
4363         if (pdev->broken_parity_status)
4364                 pci_cmd &= ~PCI_COMMAND_PARITY;
4365         else
4366                 pci_cmd |= PCI_COMMAND_SERR | PCI_COMMAND_PARITY;
4367
4368         pci_write_config_word(pdev, PCI_COMMAND, pci_cmd);
4369
4370         pci_write_config_word(pdev, PCI_STATUS,
4371                 pci_status & (PCI_STATUS_DETECTED_PARITY |
4372                 PCI_STATUS_SIG_SYSTEM_ERROR | PCI_STATUS_REC_MASTER_ABORT |
4373                 PCI_STATUS_REC_TARGET_ABORT | PCI_STATUS_SIG_TARGET_ABORT));
4374
4375         /* The infamous DAC f*ckup only happens at boot time */
4376         if ((tp->cp_cmd & PCIDAC) && !tp->dirty_rx && !tp->cur_rx) {
4377                 netif_info(tp, intr, dev, "disabling PCI DAC\n");
4378                 tp->cp_cmd &= ~PCIDAC;
4379                 RTL_W16(CPlusCmd, tp->cp_cmd);
4380                 dev->features &= ~NETIF_F_HIGHDMA;
4381         }
4382
4383         rtl8169_hw_reset(ioaddr);
4384
4385         rtl8169_schedule_work(dev, rtl8169_reinit_task);
4386 }
4387
4388 static void rtl8169_tx_interrupt(struct net_device *dev,
4389                                  struct rtl8169_private *tp,
4390                                  void __iomem *ioaddr)
4391 {
4392         unsigned int dirty_tx, tx_left;
4393
4394         dirty_tx = tp->dirty_tx;
4395         smp_rmb();
4396         tx_left = tp->cur_tx - dirty_tx;
4397
4398         while (tx_left > 0) {
4399                 unsigned int entry = dirty_tx % NUM_TX_DESC;
4400                 struct ring_info *tx_skb = tp->tx_skb + entry;
4401                 u32 len = tx_skb->len;
4402                 u32 status;
4403
4404                 rmb();
4405                 status = le32_to_cpu(tp->TxDescArray[entry].opts1);
4406                 if (status & DescOwn)
4407                         break;
4408
4409                 dev->stats.tx_bytes += len;
4410                 dev->stats.tx_packets++;
4411
4412                 rtl8169_unmap_tx_skb(tp->pci_dev, tx_skb, tp->TxDescArray + entry);
4413
4414                 if (status & LastFrag) {
4415                         dev_kfree_skb(tx_skb->skb);
4416                         tx_skb->skb = NULL;
4417                 }
4418                 dirty_tx++;
4419                 tx_left--;
4420         }
4421
4422         if (tp->dirty_tx != dirty_tx) {
4423                 tp->dirty_tx = dirty_tx;
4424                 smp_wmb();
4425                 if (netif_queue_stopped(dev) &&
4426                     (TX_BUFFS_AVAIL(tp) >= MAX_SKB_FRAGS)) {
4427                         netif_wake_queue(dev);
4428                 }
4429                 /*
4430                  * 8168 hack: TxPoll requests are lost when the Tx packets are
4431                  * too close. Let's kick an extra TxPoll request when a burst
4432                  * of start_xmit activity is detected (if it is not detected,
4433                  * it is slow enough). -- FR
4434                  */
4435                 smp_rmb();
4436                 if (tp->cur_tx != dirty_tx)
4437                         RTL_W8(TxPoll, NPQ);
4438         }
4439 }
4440
4441 static inline int rtl8169_fragmented_frame(u32 status)
4442 {
4443         return (status & (FirstFrag | LastFrag)) != (FirstFrag | LastFrag);
4444 }
4445
4446 static inline void rtl8169_rx_csum(struct sk_buff *skb, struct RxDesc *desc)
4447 {
4448         u32 opts1 = le32_to_cpu(desc->opts1);
4449         u32 status = opts1 & RxProtoMask;
4450
4451         if (((status == RxProtoTCP) && !(opts1 & TCPFail)) ||
4452             ((status == RxProtoUDP) && !(opts1 & UDPFail)) ||
4453             ((status == RxProtoIP) && !(opts1 & IPFail)))
4454                 skb->ip_summed = CHECKSUM_UNNECESSARY;
4455         else
4456                 skb->ip_summed = CHECKSUM_NONE;
4457 }
4458
4459 static inline bool rtl8169_try_rx_copy(struct sk_buff **sk_buff,
4460                                        struct rtl8169_private *tp, int pkt_size,
4461                                        dma_addr_t addr)
4462 {
4463         struct sk_buff *skb;
4464         bool done = false;
4465
4466         if (pkt_size >= rx_copybreak)
4467                 goto out;
4468
4469         skb = netdev_alloc_skb_ip_align(tp->dev, pkt_size);
4470         if (!skb)
4471                 goto out;
4472
4473         pci_dma_sync_single_for_cpu(tp->pci_dev, addr, pkt_size,
4474                                     PCI_DMA_FROMDEVICE);
4475         skb_copy_from_linear_data(*sk_buff, skb->data, pkt_size);
4476         *sk_buff = skb;
4477         done = true;
4478 out:
4479         return done;
4480 }
4481
4482 /*
4483  * Warning : rtl8169_rx_interrupt() might be called :
4484  * 1) from NAPI (softirq) context
4485  *      (polling = 1 : we should call netif_receive_skb())
4486  * 2) from process context (rtl8169_reset_task())
4487  *      (polling = 0 : we must call netif_rx() instead)
4488  */
4489 static int rtl8169_rx_interrupt(struct net_device *dev,
4490                                 struct rtl8169_private *tp,
4491                                 void __iomem *ioaddr, u32 budget)
4492 {
4493         unsigned int cur_rx, rx_left;
4494         unsigned int delta, count;
4495         int polling = (budget != ~(u32)0) ? 1 : 0;
4496
4497         cur_rx = tp->cur_rx;
4498         rx_left = NUM_RX_DESC + tp->dirty_rx - cur_rx;
4499         rx_left = min(rx_left, budget);
4500
4501         for (; rx_left > 0; rx_left--, cur_rx++) {
4502                 unsigned int entry = cur_rx % NUM_RX_DESC;
4503                 struct RxDesc *desc = tp->RxDescArray + entry;
4504                 u32 status;
4505
4506                 rmb();
4507                 status = le32_to_cpu(desc->opts1);
4508
4509                 if (status & DescOwn)
4510                         break;
4511                 if (unlikely(status & RxRES)) {
4512                         netif_info(tp, rx_err, dev, "Rx ERROR. status = %08x\n",
4513                                    status);
4514                         dev->stats.rx_errors++;
4515                         if (status & (RxRWT | RxRUNT))
4516                                 dev->stats.rx_length_errors++;
4517                         if (status & RxCRC)
4518                                 dev->stats.rx_crc_errors++;
4519                         if (status & RxFOVF) {
4520                                 rtl8169_schedule_work(dev, rtl8169_reset_task);
4521                                 dev->stats.rx_fifo_errors++;
4522                         }
4523                         rtl8169_mark_to_asic(desc, tp->rx_buf_sz);
4524                 } else {
4525                         struct sk_buff *skb = tp->Rx_skbuff[entry];
4526                         dma_addr_t addr = le64_to_cpu(desc->addr);
4527                         int pkt_size = (status & 0x00001FFF) - 4;
4528                         struct pci_dev *pdev = tp->pci_dev;
4529
4530                         /*
4531                          * The driver does not support incoming fragmented
4532                          * frames. They are seen as a symptom of over-mtu
4533                          * sized frames.
4534                          */
4535                         if (unlikely(rtl8169_fragmented_frame(status))) {
4536                                 dev->stats.rx_dropped++;
4537                                 dev->stats.rx_length_errors++;
4538                                 rtl8169_mark_to_asic(desc, tp->rx_buf_sz);
4539                                 continue;
4540                         }
4541
4542                         rtl8169_rx_csum(skb, desc);
4543
4544                         if (rtl8169_try_rx_copy(&skb, tp, pkt_size, addr)) {
4545                                 pci_dma_sync_single_for_device(pdev, addr,
4546                                         pkt_size, PCI_DMA_FROMDEVICE);
4547                                 rtl8169_mark_to_asic(desc, tp->rx_buf_sz);
4548                         } else {
4549                                 pci_unmap_single(pdev, addr, tp->rx_buf_sz,
4550                                                  PCI_DMA_FROMDEVICE);
4551                                 tp->Rx_skbuff[entry] = NULL;
4552                         }
4553
4554                         skb_put(skb, pkt_size);
4555                         skb->protocol = eth_type_trans(skb, dev);
4556
4557                         if (rtl8169_rx_vlan_skb(tp, desc, skb, polling) < 0) {
4558                                 if (likely(polling))
4559                                         netif_receive_skb(skb);
4560                                 else
4561                                         netif_rx(skb);
4562                         }
4563
4564                         dev->stats.rx_bytes += pkt_size;
4565                         dev->stats.rx_packets++;
4566                 }
4567
4568                 /* Work around for AMD plateform. */
4569                 if ((desc->opts2 & cpu_to_le32(0xfffe000)) &&
4570                     (tp->mac_version == RTL_GIGA_MAC_VER_05)) {
4571                         desc->opts2 = 0;
4572                         cur_rx++;
4573                 }
4574         }
4575
4576         count = cur_rx - tp->cur_rx;
4577         tp->cur_rx = cur_rx;
4578
4579         delta = rtl8169_rx_fill(tp, dev, tp->dirty_rx, tp->cur_rx);
4580         if (!delta && count)
4581                 netif_info(tp, intr, dev, "no Rx buffer allocated\n");
4582         tp->dirty_rx += delta;
4583
4584         /*
4585          * FIXME: until there is periodic timer to try and refill the ring,
4586          * a temporary shortage may definitely kill the Rx process.
4587          * - disable the asic to try and avoid an overflow and kick it again
4588          *   after refill ?
4589          * - how do others driver handle this condition (Uh oh...).
4590          */
4591         if (tp->dirty_rx + NUM_RX_DESC == tp->cur_rx)
4592                 netif_emerg(tp, intr, dev, "Rx buffers exhausted\n");
4593
4594         return count;
4595 }
4596
4597 static irqreturn_t rtl8169_interrupt(int irq, void *dev_instance)
4598 {
4599         struct net_device *dev = dev_instance;
4600         struct rtl8169_private *tp = netdev_priv(dev);
4601         void __iomem *ioaddr = tp->mmio_addr;
4602         int handled = 0;
4603         int status;
4604
4605         /* loop handling interrupts until we have no new ones or
4606          * we hit a invalid/hotplug case.
4607          */
4608         status = RTL_R16(IntrStatus);
4609         while (status && status != 0xffff) {
4610                 handled = 1;
4611
4612                 /* Handle all of the error cases first. These will reset
4613                  * the chip, so just exit the loop.
4614                  */
4615                 if (unlikely(!netif_running(dev))) {
4616                         rtl8169_asic_down(ioaddr);
4617                         break;
4618                 }
4619
4620                 /* Work around for rx fifo overflow */
4621                 if (unlikely(status & RxFIFOOver) &&
4622                 (tp->mac_version == RTL_GIGA_MAC_VER_11)) {
4623                         netif_stop_queue(dev);
4624                         rtl8169_tx_timeout(dev);
4625                         break;
4626                 }
4627
4628                 if (unlikely(status & SYSErr)) {
4629                         rtl8169_pcierr_interrupt(dev);
4630                         break;
4631                 }
4632
4633                 if (status & LinkChg)
4634                         rtl8169_check_link_status(dev, tp, ioaddr);
4635
4636                 /* We need to see the lastest version of tp->intr_mask to
4637                  * avoid ignoring an MSI interrupt and having to wait for
4638                  * another event which may never come.
4639                  */
4640                 smp_rmb();
4641                 if (status & tp->intr_mask & tp->napi_event) {
4642                         RTL_W16(IntrMask, tp->intr_event & ~tp->napi_event);
4643                         tp->intr_mask = ~tp->napi_event;
4644
4645                         if (likely(napi_schedule_prep(&tp->napi)))
4646                                 __napi_schedule(&tp->napi);
4647                         else
4648                                 netif_info(tp, intr, dev,
4649                                            "interrupt %04x in poll\n", status);
4650                 }
4651
4652                 /* We only get a new MSI interrupt when all active irq
4653                  * sources on the chip have been acknowledged. So, ack
4654                  * everything we've seen and check if new sources have become
4655                  * active to avoid blocking all interrupts from the chip.
4656                  */
4657                 RTL_W16(IntrStatus,
4658                         (status & RxFIFOOver) ? (status | RxOverflow) : status);
4659                 status = RTL_R16(IntrStatus);
4660         }
4661
4662         return IRQ_RETVAL(handled);
4663 }
4664
4665 static int rtl8169_poll(struct napi_struct *napi, int budget)
4666 {
4667         struct rtl8169_private *tp = container_of(napi, struct rtl8169_private, napi);
4668         struct net_device *dev = tp->dev;
4669         void __iomem *ioaddr = tp->mmio_addr;
4670         int work_done;
4671
4672         work_done = rtl8169_rx_interrupt(dev, tp, ioaddr, (u32) budget);
4673         rtl8169_tx_interrupt(dev, tp, ioaddr);
4674
4675         if (work_done < budget) {
4676                 napi_complete(napi);
4677
4678                 /* We need for force the visibility of tp->intr_mask
4679                  * for other CPUs, as we can loose an MSI interrupt
4680                  * and potentially wait for a retransmit timeout if we don't.
4681                  * The posted write to IntrMask is safe, as it will
4682                  * eventually make it to the chip and we won't loose anything
4683                  * until it does.
4684                  */
4685                 tp->intr_mask = 0xffff;
4686                 wmb();
4687                 RTL_W16(IntrMask, tp->intr_event);
4688         }
4689
4690         return work_done;
4691 }
4692
4693 static void rtl8169_rx_missed(struct net_device *dev, void __iomem *ioaddr)
4694 {
4695         struct rtl8169_private *tp = netdev_priv(dev);
4696
4697         if (tp->mac_version > RTL_GIGA_MAC_VER_06)
4698                 return;
4699
4700         dev->stats.rx_missed_errors += (RTL_R32(RxMissed) & 0xffffff);
4701         RTL_W32(RxMissed, 0);
4702 }
4703
4704 static void rtl8169_down(struct net_device *dev)
4705 {
4706         struct rtl8169_private *tp = netdev_priv(dev);
4707         void __iomem *ioaddr = tp->mmio_addr;
4708         unsigned int intrmask;
4709
4710         rtl8169_delete_timer(dev);
4711
4712         netif_stop_queue(dev);
4713
4714         napi_disable(&tp->napi);
4715
4716 core_down:
4717         spin_lock_irq(&tp->lock);
4718
4719         rtl8169_asic_down(ioaddr);
4720
4721         rtl8169_rx_missed(dev, ioaddr);
4722
4723         spin_unlock_irq(&tp->lock);
4724
4725         synchronize_irq(dev->irq);
4726
4727         /* Give a racing hard_start_xmit a few cycles to complete. */
4728         synchronize_sched();  /* FIXME: should this be synchronize_irq()? */
4729
4730         /*
4731          * And now for the 50k$ question: are IRQ disabled or not ?
4732          *
4733          * Two paths lead here:
4734          * 1) dev->close
4735          *    -> netif_running() is available to sync the current code and the
4736          *       IRQ handler. See rtl8169_interrupt for details.
4737          * 2) dev->change_mtu
4738          *    -> rtl8169_poll can not be issued again and re-enable the
4739          *       interruptions. Let's simply issue the IRQ down sequence again.
4740          *
4741          * No loop if hotpluged or major error (0xffff).
4742          */
4743         intrmask = RTL_R16(IntrMask);
4744         if (intrmask && (intrmask != 0xffff))
4745                 goto core_down;
4746
4747         rtl8169_tx_clear(tp);
4748
4749         rtl8169_rx_clear(tp);
4750 }
4751
4752 static int rtl8169_close(struct net_device *dev)
4753 {
4754         struct rtl8169_private *tp = netdev_priv(dev);
4755         struct pci_dev *pdev = tp->pci_dev;
4756
4757         pm_runtime_get_sync(&pdev->dev);
4758
4759         /* update counters before going down */
4760         rtl8169_update_counters(dev);
4761
4762         rtl8169_down(dev);
4763
4764         free_irq(dev->irq, dev);
4765
4766         pci_free_consistent(pdev, R8169_RX_RING_BYTES, tp->RxDescArray,
4767                             tp->RxPhyAddr);
4768         pci_free_consistent(pdev, R8169_TX_RING_BYTES, tp->TxDescArray,
4769                             tp->TxPhyAddr);
4770         tp->TxDescArray = NULL;
4771         tp->RxDescArray = NULL;
4772
4773         pm_runtime_put_sync(&pdev->dev);
4774
4775         return 0;
4776 }
4777
4778 static void rtl_set_rx_mode(struct net_device *dev)
4779 {
4780         struct rtl8169_private *tp = netdev_priv(dev);
4781         void __iomem *ioaddr = tp->mmio_addr;
4782         unsigned long flags;
4783         u32 mc_filter[2];       /* Multicast hash filter */
4784         int rx_mode;
4785         u32 tmp = 0;
4786
4787         if (dev->flags & IFF_PROMISC) {
4788                 /* Unconditionally log net taps. */
4789                 netif_notice(tp, link, dev, "Promiscuous mode enabled\n");
4790                 rx_mode =
4791                     AcceptBroadcast | AcceptMulticast | AcceptMyPhys |
4792                     AcceptAllPhys;
4793                 mc_filter[1] = mc_filter[0] = 0xffffffff;
4794         } else if ((netdev_mc_count(dev) > multicast_filter_limit) ||
4795                    (dev->flags & IFF_ALLMULTI)) {
4796                 /* Too many to filter perfectly -- accept all multicasts. */
4797                 rx_mode = AcceptBroadcast | AcceptMulticast | AcceptMyPhys;
4798                 mc_filter[1] = mc_filter[0] = 0xffffffff;
4799         } else {
4800                 struct netdev_hw_addr *ha;
4801
4802                 rx_mode = AcceptBroadcast | AcceptMyPhys;
4803                 mc_filter[1] = mc_filter[0] = 0;
4804                 netdev_for_each_mc_addr(ha, dev) {
4805                         int bit_nr = ether_crc(ETH_ALEN, ha->addr) >> 26;
4806                         mc_filter[bit_nr >> 5] |= 1 << (bit_nr & 31);
4807                         rx_mode |= AcceptMulticast;
4808                 }
4809         }
4810
4811         spin_lock_irqsave(&tp->lock, flags);
4812
4813         tmp = rtl8169_rx_config | rx_mode |
4814               (RTL_R32(RxConfig) & rtl_chip_info[tp->chipset].RxConfigMask);
4815
4816         if (tp->mac_version > RTL_GIGA_MAC_VER_06) {
4817                 u32 data = mc_filter[0];
4818
4819                 mc_filter[0] = swab32(mc_filter[1]);
4820                 mc_filter[1] = swab32(data);
4821         }
4822
4823         RTL_W32(MAR0 + 4, mc_filter[1]);
4824         RTL_W32(MAR0 + 0, mc_filter[0]);
4825
4826         RTL_W32(RxConfig, tmp);
4827
4828         spin_unlock_irqrestore(&tp->lock, flags);
4829 }
4830
4831 /**
4832  *  rtl8169_get_stats - Get rtl8169 read/write statistics
4833  *  @dev: The Ethernet Device to get statistics for
4834  *
4835  *  Get TX/RX statistics for rtl8169
4836  */
4837 static struct net_device_stats *rtl8169_get_stats(struct net_device *dev)
4838 {
4839         struct rtl8169_private *tp = netdev_priv(dev);
4840         void __iomem *ioaddr = tp->mmio_addr;
4841         unsigned long flags;
4842
4843         if (netif_running(dev)) {
4844                 spin_lock_irqsave(&tp->lock, flags);
4845                 rtl8169_rx_missed(dev, ioaddr);
4846                 spin_unlock_irqrestore(&tp->lock, flags);
4847         }
4848
4849         return &dev->stats;
4850 }
4851
4852 static void rtl8169_net_suspend(struct net_device *dev)
4853 {
4854         if (!netif_running(dev))
4855                 return;
4856
4857         netif_device_detach(dev);
4858         netif_stop_queue(dev);
4859 }
4860
4861 #ifdef CONFIG_PM
4862
4863 static int rtl8169_suspend(struct device *device)
4864 {
4865         struct pci_dev *pdev = to_pci_dev(device);
4866         struct net_device *dev = pci_get_drvdata(pdev);
4867
4868         rtl8169_net_suspend(dev);
4869
4870         return 0;
4871 }
4872
4873 static void __rtl8169_resume(struct net_device *dev)
4874 {
4875         netif_device_attach(dev);
4876         rtl8169_schedule_work(dev, rtl8169_reset_task);
4877 }
4878
4879 static int rtl8169_resume(struct device *device)
4880 {
4881         struct pci_dev *pdev = to_pci_dev(device);
4882         struct net_device *dev = pci_get_drvdata(pdev);
4883
4884         if (netif_running(dev))
4885                 __rtl8169_resume(dev);
4886
4887         return 0;
4888 }
4889
4890 static int rtl8169_runtime_suspend(struct device *device)
4891 {
4892         struct pci_dev *pdev = to_pci_dev(device);
4893         struct net_device *dev = pci_get_drvdata(pdev);
4894         struct rtl8169_private *tp = netdev_priv(dev);
4895
4896         if (!tp->TxDescArray)
4897                 return 0;
4898
4899         spin_lock_irq(&tp->lock);
4900         tp->saved_wolopts = __rtl8169_get_wol(tp);
4901         __rtl8169_set_wol(tp, WAKE_ANY);
4902         spin_unlock_irq(&tp->lock);
4903
4904         rtl8169_net_suspend(dev);
4905
4906         return 0;
4907 }
4908
4909 static int rtl8169_runtime_resume(struct device *device)
4910 {
4911         struct pci_dev *pdev = to_pci_dev(device);
4912         struct net_device *dev = pci_get_drvdata(pdev);
4913         struct rtl8169_private *tp = netdev_priv(dev);
4914
4915         if (!tp->TxDescArray)
4916                 return 0;
4917
4918         spin_lock_irq(&tp->lock);
4919         __rtl8169_set_wol(tp, tp->saved_wolopts);
4920         tp->saved_wolopts = 0;
4921         spin_unlock_irq(&tp->lock);
4922
4923         __rtl8169_resume(dev);
4924
4925         return 0;
4926 }
4927
4928 static int rtl8169_runtime_idle(struct device *device)
4929 {
4930         struct pci_dev *pdev = to_pci_dev(device);
4931         struct net_device *dev = pci_get_drvdata(pdev);
4932         struct rtl8169_private *tp = netdev_priv(dev);
4933
4934         if (!tp->TxDescArray)
4935                 return 0;
4936
4937         rtl8169_check_link_status(dev, tp, tp->mmio_addr);
4938         return -EBUSY;
4939 }
4940
4941 static const struct dev_pm_ops rtl8169_pm_ops = {
4942         .suspend = rtl8169_suspend,
4943         .resume = rtl8169_resume,
4944         .freeze = rtl8169_suspend,
4945         .thaw = rtl8169_resume,
4946         .poweroff = rtl8169_suspend,
4947         .restore = rtl8169_resume,
4948         .runtime_suspend = rtl8169_runtime_suspend,
4949         .runtime_resume = rtl8169_runtime_resume,
4950         .runtime_idle = rtl8169_runtime_idle,
4951 };
4952
4953 #define RTL8169_PM_OPS  (&rtl8169_pm_ops)
4954
4955 #else /* !CONFIG_PM */
4956
4957 #define RTL8169_PM_OPS  NULL
4958
4959 #endif /* !CONFIG_PM */
4960
4961 static void rtl_shutdown(struct pci_dev *pdev)
4962 {
4963         struct net_device *dev = pci_get_drvdata(pdev);
4964         struct rtl8169_private *tp = netdev_priv(dev);
4965         void __iomem *ioaddr = tp->mmio_addr;
4966
4967         rtl8169_net_suspend(dev);
4968
4969         /* restore original MAC address */
4970         rtl_rar_set(tp, dev->perm_addr);
4971
4972         spin_lock_irq(&tp->lock);
4973
4974         rtl8169_asic_down(ioaddr);
4975
4976         spin_unlock_irq(&tp->lock);
4977
4978         if (system_state == SYSTEM_POWER_OFF) {
4979                 /* WoL fails with some 8168 when the receiver is disabled. */
4980                 if (tp->features & RTL_FEATURE_WOL) {
4981                         pci_clear_master(pdev);
4982
4983                         RTL_W8(ChipCmd, CmdRxEnb);
4984                         /* PCI commit */
4985                         RTL_R8(ChipCmd);
4986                 }
4987
4988                 pci_wake_from_d3(pdev, true);
4989                 pci_set_power_state(pdev, PCI_D3hot);
4990         }
4991 }
4992
4993 static struct pci_driver rtl8169_pci_driver = {
4994         .name           = MODULENAME,
4995         .id_table       = rtl8169_pci_tbl,
4996         .probe          = rtl8169_init_one,
4997         .remove         = __devexit_p(rtl8169_remove_one),
4998         .shutdown       = rtl_shutdown,
4999         .driver.pm      = RTL8169_PM_OPS,
5000 };
5001
5002 static int __init rtl8169_init_module(void)
5003 {
5004         return pci_register_driver(&rtl8169_pci_driver);
5005 }
5006
5007 static void __exit rtl8169_cleanup_module(void)
5008 {
5009         pci_unregister_driver(&rtl8169_pci_driver);
5010 }
5011
5012 module_init(rtl8169_init_module);
5013 module_exit(rtl8169_cleanup_module);