drivers/char/synclink.c

   1 /*
   2  * linux/drivers/char/synclink.c
   3  *
   4  * $Id: synclink.c,v 4.38 2005/11/07 16:30:34 paulkf Exp $
   5  *
   6  * Device driver for Microgate SyncLink ISA and PCI
   7  * high speed multiprotocol serial adapters.
   8  *
   9  * written by Paul Fulghum for Microgate Corporation
  10  * paulkf@microgate.com
  11  *
  12  * Microgate and SyncLink are trademarks of Microgate Corporation
  13  *
  14  * Derived from serial.c written by Theodore Ts'o and Linus Torvalds
  15  *
  16  * Original release 01/11/99
  17  *
  18  * This code is released under the GNU General Public License (GPL)
  19  *
  20  * This driver is primarily intended for use in synchronous
  21  * HDLC mode. Asynchronous mode is also provided.
  22  *
  23  * When operating in synchronous mode, each call to mgsl_write()
  24  * contains exactly one complete HDLC frame. Calling mgsl_put_char
  25  * will start assembling an HDLC frame that will not be sent until
  26  * mgsl_flush_chars or mgsl_write is called.
  27  *
  28  * Synchronous receive data is reported as complete frames. To accomplish
  29  * this, the TTY flip buffer is bypassed (too small to hold largest
  30  * frame and may fragment frames) and the line discipline
  31  * receive entry point is called directly.
  32  *
  33  * This driver has been tested with a slightly modified ppp.c driver
  34  * for synchronous PPP.
  35  *
  36  * 2000/02/16
  37  * Added interface for syncppp.c driver (an alternate synchronous PPP
  38  * implementation that also supports Cisco HDLC). Each device instance
  39  * registers as a tty device AND a network device (if dosyncppp option
  40  * is set for the device). The functionality is determined by which
  41  * device interface is opened.
  42  *
  43  * THIS SOFTWARE IS PROVIDED ``AS IS'' AND ANY EXPRESS OR IMPLIED
  44  * WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES
  45  * OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
  46  * DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR ANY DIRECT,
  47  * INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES
  48  * (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR
  49  * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  50  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT,
  51  * STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  52  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED
  53  * OF THE POSSIBILITY OF SUCH DAMAGE.
  54  */
  55
  56 #if defined(__i386__)
  57 #  define BREAKPOINT() asm("   int $3");
  58 #else
  59 #  define BREAKPOINT() { }
  60 #endif
  61
  62 #define MAX_ISA_DEVICES 10
  63 #define MAX_PCI_DEVICES 10
  64 #define MAX_TOTAL_DEVICES 20
  65
  66 #include <linux/module.h>
  67 #include <linux/errno.h>
  68 #include <linux/signal.h>
  69 #include <linux/sched.h>
  70 #include <linux/timer.h>
  71 #include <linux/interrupt.h>
  72 #include <linux/pci.h>
  73 #include <linux/tty.h>
  74 #include <linux/tty_flip.h>
  75 #include <linux/serial.h>
  76 #include <linux/major.h>
  77 #include <linux/string.h>
  78 #include <linux/fcntl.h>
  79 #include <linux/ptrace.h>
  80 #include <linux/ioport.h>
  81 #include <linux/mm.h>
  82 #include <linux/slab.h>
  83 #include <linux/delay.h>
  84
  85 #include <linux/netdevice.h>
  86
  87 #include <linux/vmalloc.h>
  88 #include <linux/init.h>
  89
  90 #include <linux/delay.h>
  91 #include <linux/ioctl.h>
  92
  93 #include <asm/system.h>
  94 #include <asm/io.h>
  95 #include <asm/irq.h>
  96 #include <asm/dma.h>
  97 #include <linux/bitops.h>
  98 #include <asm/types.h>
  99 #include <linux/termios.h>
 100 #include <linux/workqueue.h>
 101 #include <linux/hdlc.h>
 102 #include <linux/dma-mapping.h>
 103
 104 #if defined(CONFIG_HDLC) || (defined(CONFIG_HDLC_MODULE) && defined(CONFIG_SYNCLINK_MODULE))
 105 #define SYNCLINK_GENERIC_HDLC 1
 106 #else
 107 #define SYNCLINK_GENERIC_HDLC 0
 108 #endif
 109
 110 #define GET_USER(error,value,addr) error = get_user(value,addr)
 111 #define COPY_FROM_USER(error,dest,src,size) error = copy_from_user(dest,src,size) ? -EFAULT : 0
 112 #define PUT_USER(error,value,addr) error = put_user(value,addr)
 113 #define COPY_TO_USER(error,dest,src,size) error = copy_to_user(dest,src,size) ? -EFAULT : 0
 114
 115 #include <asm/uaccess.h>
 116
 117 #include "linux/synclink.h"
 118
 119 #define RCLRVALUE 0xffff
 120
 121 static MGSL_PARAMS default_params = {
 122         MGSL_MODE_HDLC,                 /* unsigned long mode */
 123         0,                              /* unsigned char loopback; */
 124         HDLC_FLAG_UNDERRUN_ABORT15,     /* unsigned short flags; */
 125         HDLC_ENCODING_NRZI_SPACE,       /* unsigned char encoding; */
 126         0,                              /* unsigned long clock_speed; */
 127         0xff,                           /* unsigned char addr_filter; */
 128         HDLC_CRC_16_CCITT,              /* unsigned short crc_type; */
 129         HDLC_PREAMBLE_LENGTH_8BITS,     /* unsigned char preamble_length; */
 130         HDLC_PREAMBLE_PATTERN_NONE,     /* unsigned char preamble; */
 131         9600,                           /* unsigned long data_rate; */
 132         8,                              /* unsigned char data_bits; */
 133         1,                              /* unsigned char stop_bits; */
 134         ASYNC_PARITY_NONE               /* unsigned char parity; */
 135 };
 136
 137 #define SHARED_MEM_ADDRESS_SIZE 0x40000
 138 #define BUFFERLISTSIZE 4096
 139 #define DMABUFFERSIZE 4096
 140 #define MAXRXFRAMES 7
 141
 142 typedef struct _DMABUFFERENTRY
 143 {
 144         u32 phys_addr;  /* 32-bit flat physical address of data buffer */
 145         volatile u16 count;     /* buffer size/data count */
 146         volatile u16 status;    /* Control/status field */
 147         volatile u16 rcc;       /* character count field */
 148         u16 reserved;   /* padding required by 16C32 */
 149         u32 link;       /* 32-bit flat link to next buffer entry */
 150         char *virt_addr;        /* virtual address of data buffer */
 151         u32 phys_entry; /* physical address of this buffer entry */
 152         dma_addr_t dma_addr;
 153 } DMABUFFERENTRY, *DMAPBUFFERENTRY;
 154
 155 /* The queue of BH actions to be performed */
 156
 157 #define BH_RECEIVE  1
 158 #define BH_TRANSMIT 2
 159 #define BH_STATUS   4
 160
 161 #define IO_PIN_SHUTDOWN_LIMIT 100
 162
 163 #define RELEVANT_IFLAG(iflag) (iflag & (IGNBRK|BRKINT|IGNPAR|PARMRK|INPCK))
 164
 165 struct  _input_signal_events {
 166         int     ri_up;
 167         int     ri_down;
 168         int     dsr_up;
 169         int     dsr_down;
 170         int     dcd_up;
 171         int     dcd_down;
 172         int     cts_up;
 173         int     cts_down;
 174 };
 175
 176 /* transmit holding buffer definitions*/
 177 #define MAX_TX_HOLDING_BUFFERS 5
 178 struct tx_holding_buffer {
 179         int     buffer_size;
 180         unsigned char * buffer;
 181 };
 182
 183
 184 /*
 185  * Device instance data structure
 186  */
 187
 188 struct mgsl_struct {
 189         int                     magic;
 190         int                     flags;
 191         int                     count;          /* count of opens */
 192         int                     line;
 193         int                     hw_version;
 194         unsigned short          close_delay;
 195         unsigned short          closing_wait;   /* time to wait before closing */
 196
 197         struct mgsl_icount      icount;
 198
 199         struct tty_struct       *tty;
 200         int                     timeout;
 201         int                     x_char;         /* xon/xoff character */
 202         int                     blocked_open;   /* # of blocked opens */
 203         u16                     read_status_mask;
 204         u16                     ignore_status_mask;
 205         unsigned char           *xmit_buf;
 206         int                     xmit_head;
 207         int                     xmit_tail;
 208         int                     xmit_cnt;
 209
 210         wait_queue_head_t       open_wait;
 211         wait_queue_head_t       close_wait;
 212
 213         wait_queue_head_t       status_event_wait_q;
 214         wait_queue_head_t       event_wait_q;
 215         struct timer_list       tx_timer;       /* HDLC transmit timeout timer */
 216         struct mgsl_struct      *next_device;   /* device list link */
 217
 218         spinlock_t irq_spinlock;                /* spinlock for synchronizing with ISR */
 219         struct work_struct task;                /* task structure for scheduling bh */
 220
 221         u32 EventMask;                  /* event trigger mask */
 222         u32 RecordedEvents;             /* pending events */
 223
 224         u32 max_frame_size;             /* as set by device config */
 225
 226         u32 pending_bh;
 227
 228         int bh_running;         /* Protection from multiple */
 229         int isr_overflow;
 230         int bh_requested;
 231
 232         int dcd_chkcount;               /* check counts to prevent */
 233         int cts_chkcount;               /* too many IRQs if a signal */
 234         int dsr_chkcount;               /* is floating */
 235         int ri_chkcount;
 236
 237         char *buffer_list;              /* virtual address of Rx & Tx buffer lists */
 238         u32 buffer_list_phys;
 239         dma_addr_t buffer_list_dma_addr;
 240
 241         unsigned int rx_buffer_count;   /* count of total allocated Rx buffers */
 242         DMABUFFERENTRY *rx_buffer_list; /* list of receive buffer entries */
 243         unsigned int current_rx_buffer;
 244
 245         int num_tx_dma_buffers;         /* number of tx dma frames required */
 246         int tx_dma_buffers_used;
 247         unsigned int tx_buffer_count;   /* count of total allocated Tx buffers */
 248         DMABUFFERENTRY *tx_buffer_list; /* list of transmit buffer entries */
 249         int start_tx_dma_buffer;        /* tx dma buffer to start tx dma operation */
 250         int current_tx_buffer;          /* next tx dma buffer to be loaded */
 251
 252         unsigned char *intermediate_rxbuffer;
 253
 254         int num_tx_holding_buffers;     /* number of tx holding buffer allocated */
 255         int get_tx_holding_index;       /* next tx holding buffer for adapter to load */
 256         int put_tx_holding_index;       /* next tx holding buffer to store user request */
 257         int tx_holding_count;           /* number of tx holding buffers waiting */
 258         struct tx_holding_buffer tx_holding_buffers[MAX_TX_HOLDING_BUFFERS];
 259
 260         int rx_enabled;
 261         int rx_overflow;
 262         int rx_rcc_underrun;
 263
 264         int tx_enabled;
 265         int tx_active;
 266         u32 idle_mode;
 267
 268         u16 cmr_value;
 269         u16 tcsr_value;
 270
 271         char device_name[25];           /* device instance name */
 272
 273         unsigned int bus_type;  /* expansion bus type (ISA,EISA,PCI) */
 274         unsigned char bus;              /* expansion bus number (zero based) */
 275         unsigned char function;         /* PCI device number */
 276
 277         unsigned int io_base;           /* base I/O address of adapter */
 278         unsigned int io_addr_size;      /* size of the I/O address range */
 279         int io_addr_requested;          /* nonzero if I/O address requested */
 280
 281         unsigned int irq_level;         /* interrupt level */
 282         unsigned long irq_flags;
 283         int irq_requested;              /* nonzero if IRQ requested */
 284
 285         unsigned int dma_level;         /* DMA channel */
 286         int dma_requested;              /* nonzero if dma channel requested */
 287
 288         u16 mbre_bit;
 289         u16 loopback_bits;
 290         u16 usc_idle_mode;
 291
 292         MGSL_PARAMS params;             /* communications parameters */
 293
 294         unsigned char serial_signals;   /* current serial signal states */
 295
 296         int irq_occurred;               /* for diagnostics use */
 297         unsigned int init_error;        /* Initialization startup error                 (DIAGS) */
 298         int     fDiagnosticsmode;       /* Driver in Diagnostic mode?                   (DIAGS) */
 299
 300         u32 last_mem_alloc;
 301         unsigned char* memory_base;     /* shared memory address (PCI only) */
 302         u32 phys_memory_base;
 303         int shared_mem_requested;
 304
 305         unsigned char* lcr_base;        /* local config registers (PCI only) */
 306         u32 phys_lcr_base;
 307         u32 lcr_offset;
 308         int lcr_mem_requested;
 309
 310         u32 misc_ctrl_value;
 311         char flag_buf[MAX_ASYNC_BUFFER_SIZE];
 312         char char_buf[MAX_ASYNC_BUFFER_SIZE];
 313         BOOLEAN drop_rts_on_tx_done;
 314
 315         BOOLEAN loopmode_insert_requested;
 316         BOOLEAN loopmode_send_done_requested;
 317
 318         struct  _input_signal_events    input_signal_events;
 319
 320         /* generic HDLC device parts */
 321         int netcount;
 322         int dosyncppp;
 323         spinlock_t netlock;
 324
 325 #if SYNCLINK_GENERIC_HDLC
 326         struct net_device *netdev;
 327 #endif
 328 };
 329
 330 #define MGSL_MAGIC 0x5401
 331
 332 /*
 333  * The size of the serial xmit buffer is 1 page, or 4096 bytes
 334  */
 335 #ifndef SERIAL_XMIT_SIZE
 336 #define SERIAL_XMIT_SIZE 4096
 337 #endif
 338
 339 /*
 340  * These macros define the offsets used in calculating the
 341  * I/O address of the specified USC registers.
 342  */
 343
 344
 345 #define DCPIN 2         /* Bit 1 of I/O address */
 346 #define SDPIN 4         /* Bit 2 of I/O address */
 347
 348 #define DCAR 0          /* DMA command/address register */
 349 #define CCAR SDPIN              /* channel command/address register */
 350 #define DATAREG DCPIN + SDPIN   /* serial data register */
 351 #define MSBONLY 0x41
 352 #define LSBONLY 0x40
 353
 354 /*
 355  * These macros define the register address (ordinal number)
 356  * used for writing address/value pairs to the USC.
 357  */
 358
 359 #define CMR     0x02    /* Channel mode Register */
 360 #define CCSR    0x04    /* Channel Command/status Register */
 361 #define CCR     0x06    /* Channel Control Register */
 362 #define PSR     0x08    /* Port status Register */
 363 #define PCR     0x0a    /* Port Control Register */
 364 #define TMDR    0x0c    /* Test mode Data Register */
 365 #define TMCR    0x0e    /* Test mode Control Register */
 366 #define CMCR    0x10    /* Clock mode Control Register */
 367 #define HCR     0x12    /* Hardware Configuration Register */
 368 #define IVR     0x14    /* Interrupt Vector Register */
 369 #define IOCR    0x16    /* Input/Output Control Register */
 370 #define ICR     0x18    /* Interrupt Control Register */
 371 #define DCCR    0x1a    /* Daisy Chain Control Register */
 372 #define MISR    0x1c    /* Misc Interrupt status Register */
 373 #define SICR    0x1e    /* status Interrupt Control Register */
 374 #define RDR     0x20    /* Receive Data Register */
 375 #define RMR     0x22    /* Receive mode Register */
 376 #define RCSR    0x24    /* Receive Command/status Register */
 377 #define RICR    0x26    /* Receive Interrupt Control Register */
 378 #define RSR     0x28    /* Receive Sync Register */
 379 #define RCLR    0x2a    /* Receive count Limit Register */
 380 #define RCCR    0x2c    /* Receive Character count Register */
 381 #define TC0R    0x2e    /* Time Constant 0 Register */
 382 #define TDR     0x30    /* Transmit Data Register */
 383 #define TMR     0x32    /* Transmit mode Register */
 384 #define TCSR    0x34    /* Transmit Command/status Register */
 385 #define TICR    0x36    /* Transmit Interrupt Control Register */
 386 #define TSR     0x38    /* Transmit Sync Register */
 387 #define TCLR    0x3a    /* Transmit count Limit Register */
 388 #define TCCR    0x3c    /* Transmit Character count Register */
 389 #define TC1R    0x3e    /* Time Constant 1 Register */
 390
 391
 392 /*
 393  * MACRO DEFINITIONS FOR DMA REGISTERS
 394  */
 395
 396 #define DCR     0x06    /* DMA Control Register (shared) */
 397 #define DACR    0x08    /* DMA Array count Register (shared) */
 398 #define BDCR    0x12    /* Burst/Dwell Control Register (shared) */
 399 #define DIVR    0x14    /* DMA Interrupt Vector Register (shared) */
 400 #define DICR    0x18    /* DMA Interrupt Control Register (shared) */
 401 #define CDIR    0x1a    /* Clear DMA Interrupt Register (shared) */
 402 #define SDIR    0x1c    /* Set DMA Interrupt Register (shared) */
 403
 404 #define TDMR    0x02    /* Transmit DMA mode Register */
 405 #define TDIAR   0x1e    /* Transmit DMA Interrupt Arm Register */
 406 #define TBCR    0x2a    /* Transmit Byte count Register */
 407 #define TARL    0x2c    /* Transmit Address Register (low) */
 408 #define TARU    0x2e    /* Transmit Address Register (high) */
 409 #define NTBCR   0x3a    /* Next Transmit Byte count Register */
 410 #define NTARL   0x3c    /* Next Transmit Address Register (low) */
 411 #define NTARU   0x3e    /* Next Transmit Address Register (high) */
 412
 413 #define RDMR    0x82    /* Receive DMA mode Register (non-shared) */
 414 #define RDIAR   0x9e    /* Receive DMA Interrupt Arm Register */
 415 #define RBCR    0xaa    /* Receive Byte count Register */
 416 #define RARL    0xac    /* Receive Address Register (low) */
 417 #define RARU    0xae    /* Receive Address Register (high) */
 418 #define NRBCR   0xba    /* Next Receive Byte count Register */
 419 #define NRARL   0xbc    /* Next Receive Address Register (low) */
 420 #define NRARU   0xbe    /* Next Receive Address Register (high) */
 421
 422
 423 /*
 424  * MACRO DEFINITIONS FOR MODEM STATUS BITS
 425  */
 426
 427 #define MODEMSTATUS_DTR 0x80
 428 #define MODEMSTATUS_DSR 0x40
 429 #define MODEMSTATUS_RTS 0x20
 430 #define MODEMSTATUS_CTS 0x10
 431 #define MODEMSTATUS_RI  0x04
 432 #define MODEMSTATUS_DCD 0x01
 433
 434
 435 /*
 436  * Channel Command/Address Register (CCAR) Command Codes
 437  */
 438
 439 #define RTCmd_Null                      0x0000
 440 #define RTCmd_ResetHighestIus           0x1000
 441 #define RTCmd_TriggerChannelLoadDma     0x2000
 442 #define RTCmd_TriggerRxDma              0x2800
 443 #define RTCmd_TriggerTxDma              0x3000
 444 #define RTCmd_TriggerRxAndTxDma         0x3800
 445 #define RTCmd_PurgeRxFifo               0x4800
 446 #define RTCmd_PurgeTxFifo               0x5000
 447 #define RTCmd_PurgeRxAndTxFifo          0x5800
 448 #define RTCmd_LoadRcc                   0x6800
 449 #define RTCmd_LoadTcc                   0x7000
 450 #define RTCmd_LoadRccAndTcc             0x7800
 451 #define RTCmd_LoadTC0                   0x8800
 452 #define RTCmd_LoadTC1                   0x9000
 453 #define RTCmd_LoadTC0AndTC1             0x9800
 454 #define RTCmd_SerialDataLSBFirst        0xa000
 455 #define RTCmd_SerialDataMSBFirst        0xa800
 456 #define RTCmd_SelectBigEndian           0xb000
 457 #define RTCmd_SelectLittleEndian        0xb800
 458
 459
 460 /*
 461  * DMA Command/Address Register (DCAR) Command Codes
 462  */
 463
 464 #define DmaCmd_Null                     0x0000
 465 #define DmaCmd_ResetTxChannel           0x1000
 466 #define DmaCmd_ResetRxChannel           0x1200
 467 #define DmaCmd_StartTxChannel           0x2000
 468 #define DmaCmd_StartRxChannel           0x2200
 469 #define DmaCmd_ContinueTxChannel        0x3000
 470 #define DmaCmd_ContinueRxChannel        0x3200
 471 #define DmaCmd_PauseTxChannel           0x4000
 472 #define DmaCmd_PauseRxChannel           0x4200
 473 #define DmaCmd_AbortTxChannel           0x5000
 474 #define DmaCmd_AbortRxChannel           0x5200
 475 #define DmaCmd_InitTxChannel            0x7000
 476 #define DmaCmd_InitRxChannel            0x7200
 477 #define DmaCmd_ResetHighestDmaIus       0x8000
 478 #define DmaCmd_ResetAllChannels         0x9000
 479 #define DmaCmd_StartAllChannels         0xa000
 480 #define DmaCmd_ContinueAllChannels      0xb000
 481 #define DmaCmd_PauseAllChannels         0xc000
 482 #define DmaCmd_AbortAllChannels         0xd000
 483 #define DmaCmd_InitAllChannels          0xf000
 484
 485 #define TCmd_Null                       0x0000
 486 #define TCmd_ClearTxCRC                 0x2000
 487 #define TCmd_SelectTicrTtsaData         0x4000
 488 #define TCmd_SelectTicrTxFifostatus     0x5000
 489 #define TCmd_SelectTicrIntLevel         0x6000
 490 #define TCmd_SelectTicrdma_level                0x7000
 491 #define TCmd_SendFrame                  0x8000
 492 #define TCmd_SendAbort                  0x9000
 493 #define TCmd_EnableDleInsertion         0xc000
 494 #define TCmd_DisableDleInsertion        0xd000
 495 #define TCmd_ClearEofEom                0xe000
 496 #define TCmd_SetEofEom                  0xf000
 497
 498 #define RCmd_Null                       0x0000
 499 #define RCmd_ClearRxCRC                 0x2000
 500 #define RCmd_EnterHuntmode              0x3000
 501 #define RCmd_SelectRicrRtsaData         0x4000
 502 #define RCmd_SelectRicrRxFifostatus     0x5000
 503 #define RCmd_SelectRicrIntLevel         0x6000
 504 #define RCmd_SelectRicrdma_level                0x7000
 505
 506 /*
 507  * Bits for enabling and disabling IRQs in Interrupt Control Register (ICR)
 508  */
 509
 510 #define RECEIVE_STATUS          BIT5
 511 #define RECEIVE_DATA            BIT4
 512 #define TRANSMIT_STATUS         BIT3
 513 #define TRANSMIT_DATA           BIT2
 514 #define IO_PIN                  BIT1
 515 #define MISC                    BIT0
 516
 517
 518 /*
 519  * Receive status Bits in Receive Command/status Register RCSR
 520  */
 521
 522 #define RXSTATUS_SHORT_FRAME            BIT8
 523 #define RXSTATUS_CODE_VIOLATION         BIT8
 524 #define RXSTATUS_EXITED_HUNT            BIT7
 525 #define RXSTATUS_IDLE_RECEIVED          BIT6
 526 #define RXSTATUS_BREAK_RECEIVED         BIT5
 527 #define RXSTATUS_ABORT_RECEIVED         BIT5
 528 #define RXSTATUS_RXBOUND                BIT4
 529 #define RXSTATUS_CRC_ERROR              BIT3
 530 #define RXSTATUS_FRAMING_ERROR          BIT3
 531 #define RXSTATUS_ABORT                  BIT2
 532 #define RXSTATUS_PARITY_ERROR           BIT2
 533 #define RXSTATUS_OVERRUN                BIT1
 534 #define RXSTATUS_DATA_AVAILABLE         BIT0
 535 #define RXSTATUS_ALL                    0x01f6
 536 #define usc_UnlatchRxstatusBits(a,b) usc_OutReg( (a), RCSR, (u16)((b) & RXSTATUS_ALL) )
 537
 538 /*
 539  * Values for setting transmit idle mode in
 540  * Transmit Control/status Register (TCSR)
 541  */
 542 #define IDLEMODE_FLAGS                  0x0000
 543 #define IDLEMODE_ALT_ONE_ZERO           0x0100
 544 #define IDLEMODE_ZERO                   0x0200
 545 #define IDLEMODE_ONE                    0x0300
 546 #define IDLEMODE_ALT_MARK_SPACE         0x0500
 547 #define IDLEMODE_SPACE                  0x0600
 548 #define IDLEMODE_MARK                   0x0700
 549 #define IDLEMODE_MASK                   0x0700
 550
 551 /*
 552  * IUSC revision identifiers
 553  */
 554 #define IUSC_SL1660                     0x4d44
 555 #define IUSC_PRE_SL1660                 0x4553
 556
 557 /*
 558  * Transmit status Bits in Transmit Command/status Register (TCSR)
 559  */
 560
 561 #define TCSR_PRESERVE                   0x0F00
 562
 563 #define TCSR_UNDERWAIT                  BIT11
 564 #define TXSTATUS_PREAMBLE_SENT          BIT7
 565 #define TXSTATUS_IDLE_SENT              BIT6
 566 #define TXSTATUS_ABORT_SENT             BIT5
 567 #define TXSTATUS_EOF_SENT               BIT4
 568 #define TXSTATUS_EOM_SENT               BIT4
 569 #define TXSTATUS_CRC_SENT               BIT3
 570 #define TXSTATUS_ALL_SENT               BIT2
 571 #define TXSTATUS_UNDERRUN               BIT1
 572 #define TXSTATUS_FIFO_EMPTY             BIT0
 573 #define TXSTATUS_ALL                    0x00fa
 574 #define usc_UnlatchTxstatusBits(a,b) usc_OutReg( (a), TCSR, (u16)((a)->tcsr_value + ((b) & 0x00FF)) )
 575
 576
 577 #define MISCSTATUS_RXC_LATCHED          BIT15
 578 #define MISCSTATUS_RXC                  BIT14
 579 #define MISCSTATUS_TXC_LATCHED          BIT13
 580 #define MISCSTATUS_TXC                  BIT12
 581 #define MISCSTATUS_RI_LATCHED           BIT11
 582 #define MISCSTATUS_RI                   BIT10
 583 #define MISCSTATUS_DSR_LATCHED          BIT9
 584 #define MISCSTATUS_DSR                  BIT8
 585 #define MISCSTATUS_DCD_LATCHED          BIT7
 586 #define MISCSTATUS_DCD                  BIT6
 587 #define MISCSTATUS_CTS_LATCHED          BIT5
 588 #define MISCSTATUS_CTS                  BIT4
 589 #define MISCSTATUS_RCC_UNDERRUN         BIT3
 590 #define MISCSTATUS_DPLL_NO_SYNC         BIT2
 591 #define MISCSTATUS_BRG1_ZERO            BIT1
 592 #define MISCSTATUS_BRG0_ZERO            BIT0
 593
 594 #define usc_UnlatchIostatusBits(a,b) usc_OutReg((a),MISR,(u16)((b) & 0xaaa0))
 595 #define usc_UnlatchMiscstatusBits(a,b) usc_OutReg((a),MISR,(u16)((b) & 0x000f))
 596
 597 #define SICR_RXC_ACTIVE                 BIT15
 598 #define SICR_RXC_INACTIVE               BIT14
 599 #define SICR_RXC                        (BIT15+BIT14)
 600 #define SICR_TXC_ACTIVE                 BIT13
 601 #define SICR_TXC_INACTIVE               BIT12
 602 #define SICR_TXC                        (BIT13+BIT12)
 603 #define SICR_RI_ACTIVE                  BIT11
 604 #define SICR_RI_INACTIVE                BIT10
 605 #define SICR_RI                         (BIT11+BIT10)
 606 #define SICR_DSR_ACTIVE                 BIT9
 607 #define SICR_DSR_INACTIVE               BIT8
 608 #define SICR_DSR                        (BIT9+BIT8)
 609 #define SICR_DCD_ACTIVE                 BIT7
 610 #define SICR_DCD_INACTIVE               BIT6
 611 #define SICR_DCD                        (BIT7+BIT6)
 612 #define SICR_CTS_ACTIVE                 BIT5
 613 #define SICR_CTS_INACTIVE               BIT4
 614 #define SICR_CTS                        (BIT5+BIT4)
 615 #define SICR_RCC_UNDERFLOW              BIT3
 616 #define SICR_DPLL_NO_SYNC               BIT2
 617 #define SICR_BRG1_ZERO                  BIT1
 618 #define SICR_BRG0_ZERO                  BIT0
 619
 620 void usc_DisableMasterIrqBit( struct mgsl_struct *info );
 621 void usc_EnableMasterIrqBit( struct mgsl_struct *info );
 622 void usc_EnableInterrupts( struct mgsl_struct *info, u16 IrqMask );
 623 void usc_DisableInterrupts( struct mgsl_struct *info, u16 IrqMask );
 624 void usc_ClearIrqPendingBits( struct mgsl_struct *info, u16 IrqMask );
 625
 626 #define usc_EnableInterrupts( a, b ) \
 627         usc_OutReg( (a), ICR, (u16)((usc_InReg((a),ICR) & 0xff00) + 0xc0 + (b)) )
 628
 629 #define usc_DisableInterrupts( a, b ) \
 630         usc_OutReg( (a), ICR, (u16)((usc_InReg((a),ICR) & 0xff00) + 0x80 + (b)) )
 631
 632 #define usc_EnableMasterIrqBit(a) \
 633         usc_OutReg( (a), ICR, (u16)((usc_InReg((a),ICR) & 0x0f00) + 0xb000) )
 634
 635 #define usc_DisableMasterIrqBit(a) \
 636         usc_OutReg( (a), ICR, (u16)(usc_InReg((a),ICR) & 0x7f00) )
 637
 638 #define usc_ClearIrqPendingBits( a, b ) usc_OutReg( (a), DCCR, 0x40 + (b) )
 639
 640 /*
 641  * Transmit status Bits in Transmit Control status Register (TCSR)
 642  * and Transmit Interrupt Control Register (TICR) (except BIT2, BIT0)
 643  */
 644
 645 #define TXSTATUS_PREAMBLE_SENT  BIT7
 646 #define TXSTATUS_IDLE_SENT      BIT6
 647 #define TXSTATUS_ABORT_SENT     BIT5
 648 #define TXSTATUS_EOF            BIT4
 649 #define TXSTATUS_CRC_SENT       BIT3
 650 #define TXSTATUS_ALL_SENT       BIT2
 651 #define TXSTATUS_UNDERRUN       BIT1
 652 #define TXSTATUS_FIFO_EMPTY     BIT0
 653
 654 #define DICR_MASTER             BIT15
 655 #define DICR_TRANSMIT           BIT0
 656 #define DICR_RECEIVE            BIT1
 657
 658 #define usc_EnableDmaInterrupts(a,b) \
 659         usc_OutDmaReg( (a), DICR, (u16)(usc_InDmaReg((a),DICR) | (b)) )
 660
 661 #define usc_DisableDmaInterrupts(a,b) \
 662         usc_OutDmaReg( (a), DICR, (u16)(usc_InDmaReg((a),DICR) & ~(b)) )
 663
 664 #define usc_EnableStatusIrqs(a,b) \
 665         usc_OutReg( (a), SICR, (u16)(usc_InReg((a),SICR) | (b)) )
 666
 667 #define usc_DisablestatusIrqs(a,b) \
 668         usc_OutReg( (a), SICR, (u16)(usc_InReg((a),SICR) & ~(b)) )
 669
 670 /* Transmit status Bits in Transmit Control status Register (TCSR) */
 671 /* and Transmit Interrupt Control Register (TICR) (except BIT2, BIT0) */
 672
 673
 674 #define DISABLE_UNCONDITIONAL    0
 675 #define DISABLE_END_OF_FRAME     1
 676 #define ENABLE_UNCONDITIONAL     2
 677 #define ENABLE_AUTO_CTS          3
 678 #define ENABLE_AUTO_DCD          3
 679 #define usc_EnableTransmitter(a,b) \
 680         usc_OutReg( (a), TMR, (u16)((usc_InReg((a),TMR) & 0xfffc) | (b)) )
 681 #define usc_EnableReceiver(a,b) \
 682         usc_OutReg( (a), RMR, (u16)((usc_InReg((a),RMR) & 0xfffc) | (b)) )
 683
 684 static u16  usc_InDmaReg( struct mgsl_struct *info, u16 Port );
 685 static void usc_OutDmaReg( struct mgsl_struct *info, u16 Port, u16 Value );
 686 static void usc_DmaCmd( struct mgsl_struct *info, u16 Cmd );
 687
 688 static u16  usc_InReg( struct mgsl_struct *info, u16 Port );
 689 static void usc_OutReg( struct mgsl_struct *info, u16 Port, u16 Value );
 690 static void usc_RTCmd( struct mgsl_struct *info, u16 Cmd );
 691 void usc_RCmd( struct mgsl_struct *info, u16 Cmd );
 692 void usc_TCmd( struct mgsl_struct *info, u16 Cmd );
 693
 694 #define usc_TCmd(a,b) usc_OutReg((a), TCSR, (u16)((a)->tcsr_value + (b)))
 695 #define usc_RCmd(a,b) usc_OutReg((a), RCSR, (b))
 696
 697 #define usc_SetTransmitSyncChars(a,s0,s1) usc_OutReg((a), TSR, (u16)(((u16)s0<<8)|(u16)s1))
 698
 699 static void usc_process_rxoverrun_sync( struct mgsl_struct *info );
 700 static void usc_start_receiver( struct mgsl_struct *info );
 701 static void usc_stop_receiver( struct mgsl_struct *info );
 702
 703 static void usc_start_transmitter( struct mgsl_struct *info );
 704 static void usc_stop_transmitter( struct mgsl_struct *info );
 705 static void usc_set_txidle( struct mgsl_struct *info );
 706 static void usc_load_txfifo( struct mgsl_struct *info );
 707
 708 static void usc_enable_aux_clock( struct mgsl_struct *info, u32 DataRate );
 709 static void usc_enable_loopback( struct mgsl_struct *info, int enable );
 710
 711 static void usc_get_serial_signals( struct mgsl_struct *info );
 712 static void usc_set_serial_signals( struct mgsl_struct *info );
 713
 714 static void usc_reset( struct mgsl_struct *info );
 715
 716 static void usc_set_sync_mode( struct mgsl_struct *info );
 717 static void usc_set_sdlc_mode( struct mgsl_struct *info );
 718 static void usc_set_async_mode( struct mgsl_struct *info );
 719 static void usc_enable_async_clock( struct mgsl_struct *info, u32 DataRate );
 720
 721 static void usc_loopback_frame( struct mgsl_struct *info );
 722
 723 static void mgsl_tx_timeout(unsigned long context);
 724
 725
 726 static void usc_loopmode_cancel_transmit( struct mgsl_struct * info );
 727 static void usc_loopmode_insert_request( struct mgsl_struct * info );
 728 static int usc_loopmode_active( struct mgsl_struct * info);
 729 static void usc_loopmode_send_done( struct mgsl_struct * info );
 730
 731 static int mgsl_ioctl_common(struct mgsl_struct *info, unsigned int cmd, unsigned long arg);
 732
 733 #if SYNCLINK_GENERIC_HDLC
 734 #define dev_to_port(D) (dev_to_hdlc(D)->priv)
 735 static void hdlcdev_tx_done(struct mgsl_struct *info);
 736 static void hdlcdev_rx(struct mgsl_struct *info, char *buf, int size);
 737 static int  hdlcdev_init(struct mgsl_struct *info);
 738 static void hdlcdev_exit(struct mgsl_struct *info);
 739 #endif
 740
 741 /*
 742  * Defines a BUS descriptor value for the PCI adapter
 743  * local bus address ranges.
 744  */
 745
 746 #define BUS_DESCRIPTOR( WrHold, WrDly, RdDly, Nwdd, Nwad, Nxda, Nrdd, Nrad ) \
 747 (0x00400020 + \
 748 ((WrHold) << 30) + \
 749 ((WrDly)  << 28) + \
 750 ((RdDly)  << 26) + \
 751 ((Nwdd)   << 20) + \
 752 ((Nwad)   << 15) + \
 753 ((Nxda)   << 13) + \
 754 ((Nrdd)   << 11) + \
 755 ((Nrad)   <<  6) )
 756
 757 static void mgsl_trace_block(struct mgsl_struct *info,const char* data, int count, int xmit);
 758
 759 /*
 760  * Adapter diagnostic routines
 761  */
 762 static BOOLEAN mgsl_register_test( struct mgsl_struct *info );
 763 static BOOLEAN mgsl_irq_test( struct mgsl_struct *info );
 764 static BOOLEAN mgsl_dma_test( struct mgsl_struct *info );
 765 static BOOLEAN mgsl_memory_test( struct mgsl_struct *info );
 766 static int mgsl_adapter_test( struct mgsl_struct *info );
 767
 768 /*
 769  * device and resource management routines
 770  */
 771 static int mgsl_claim_resources(struct mgsl_struct *info);
 772 static void mgsl_release_resources(struct mgsl_struct *info);
 773 static void mgsl_add_device(struct mgsl_struct *info);
 774 static struct mgsl_struct* mgsl_allocate_device(void);
 775
 776 /*
 777  * DMA buffer manupulation functions.
 778  */
 779 static void mgsl_free_rx_frame_buffers( struct mgsl_struct *info, unsigned int StartIndex, unsigned int EndIndex );
 780 static int  mgsl_get_rx_frame( struct mgsl_struct *info );
 781 static int  mgsl_get_raw_rx_frame( struct mgsl_struct *info );
 782 static void mgsl_reset_rx_dma_buffers( struct mgsl_struct *info );
 783 static void mgsl_reset_tx_dma_buffers( struct mgsl_struct *info );
 784 static int num_free_tx_dma_buffers(struct mgsl_struct *info);
 785 static void mgsl_load_tx_dma_buffer( struct mgsl_struct *info, const char *Buffer, unsigned int BufferSize);
 786 static void mgsl_load_pci_memory(char* TargetPtr, const char* SourcePtr, unsigned short count);
 787
 788 /*
 789  * DMA and Shared Memory buffer allocation and formatting
 790  */
 791 static int  mgsl_allocate_dma_buffers(struct mgsl_struct *info);
 792 static void mgsl_free_dma_buffers(struct mgsl_struct *info);
 793 static int  mgsl_alloc_frame_memory(struct mgsl_struct *info, DMABUFFERENTRY *BufferList,int Buffercount);
 794 static void mgsl_free_frame_memory(struct mgsl_struct *info, DMABUFFERENTRY *BufferList,int Buffercount);
 795 static int  mgsl_alloc_buffer_list_memory(struct mgsl_struct *info);
 796 static void mgsl_free_buffer_list_memory(struct mgsl_struct *info);
 797 static int mgsl_alloc_intermediate_rxbuffer_memory(struct mgsl_struct *info);
 798 static void mgsl_free_intermediate_rxbuffer_memory(struct mgsl_struct *info);
 799 static int mgsl_alloc_intermediate_txbuffer_memory(struct mgsl_struct *info);
 800 static void mgsl_free_intermediate_txbuffer_memory(struct mgsl_struct *info);
 801 static int load_next_tx_holding_buffer(struct mgsl_struct *info);
 802 static int save_tx_buffer_request(struct mgsl_struct *info,const char *Buffer, unsigned int BufferSize);
 803
 804 /*
 805  * Bottom half interrupt handlers
 806  */
 807 static void mgsl_bh_handler(struct work_struct *work);
 808 static void mgsl_bh_receive(struct mgsl_struct *info);
 809 static void mgsl_bh_transmit(struct mgsl_struct *info);
 810 static void mgsl_bh_status(struct mgsl_struct *info);
 811
 812 /*
 813  * Interrupt handler routines and dispatch table.
 814  */
 815 static void mgsl_isr_null( struct mgsl_struct *info );
 816 static void mgsl_isr_transmit_data( struct mgsl_struct *info );
 817 static void mgsl_isr_receive_data( struct mgsl_struct *info );
 818 static void mgsl_isr_receive_status( struct mgsl_struct *info );
 819 static void mgsl_isr_transmit_status( struct mgsl_struct *info );
 820 static void mgsl_isr_io_pin( struct mgsl_struct *info );
 821 static void mgsl_isr_misc( struct mgsl_struct *info );
 822 static void mgsl_isr_receive_dma( struct mgsl_struct *info );
 823 static void mgsl_isr_transmit_dma( struct mgsl_struct *info );
 824
 825 typedef void (*isr_dispatch_func)(struct mgsl_struct *);
 826
 827 static isr_dispatch_func UscIsrTable[7] =
 828 {
 829         mgsl_isr_null,
 830         mgsl_isr_misc,
 831         mgsl_isr_io_pin,
 832         mgsl_isr_transmit_data,
 833         mgsl_isr_transmit_status,
 834         mgsl_isr_receive_data,
 835         mgsl_isr_receive_status
 836 };
 837
 838 /*
 839  * ioctl call handlers
 840  */
 841 static int tiocmget(struct tty_struct *tty, struct file *file);
 842 static int tiocmset(struct tty_struct *tty, struct file *file,
 843                     unsigned int set, unsigned int clear);
 844 static int mgsl_get_stats(struct mgsl_struct * info, struct mgsl_icount
 845         __user *user_icount);
 846 static int mgsl_get_params(struct mgsl_struct * info, MGSL_PARAMS  __user *user_params);
 847 static int mgsl_set_params(struct mgsl_struct * info, MGSL_PARAMS  __user *new_params);
 848 static int mgsl_get_txidle(struct mgsl_struct * info, int __user *idle_mode);
 849 static int mgsl_set_txidle(struct mgsl_struct * info, int idle_mode);
 850 static int mgsl_txenable(struct mgsl_struct * info, int enable);
 851 static int mgsl_txabort(struct mgsl_struct * info);
 852 static int mgsl_rxenable(struct mgsl_struct * info, int enable);
 853 static int mgsl_wait_event(struct mgsl_struct * info, int __user *mask);
 854 static int mgsl_loopmode_send_done( struct mgsl_struct * info );
 855
 856 /* set non-zero on successful registration with PCI subsystem */
 857 static int pci_registered;
 858
 859 /*
 860  * Global linked list of SyncLink devices
 861  */
 862 static struct mgsl_struct *mgsl_device_list;
 863 static int mgsl_device_count;
 864
 865 /*
 866  * Set this param to non-zero to load eax with the
 867  * .text section address and breakpoint on module load.
 868  * This is useful for use with gdb and add-symbol-file command.
 869  */
 870 static int break_on_load;
 871
 872 /*
 873  * Driver major number, defaults to zero to get auto
 874  * assigned major number. May be forced as module parameter.
 875  */
 876 static int ttymajor;
 877
 878 /*
 879  * Array of user specified options for ISA adapters.
 880  */
 881 static int io[MAX_ISA_DEVICES];
 882 static int irq[MAX_ISA_DEVICES];
 883 static int dma[MAX_ISA_DEVICES];
 884 static int debug_level;
 885 static int maxframe[MAX_TOTAL_DEVICES];
 886 static int dosyncppp[MAX_TOTAL_DEVICES];
 887 static int txdmabufs[MAX_TOTAL_DEVICES];
 888 static int txholdbufs[MAX_TOTAL_DEVICES];
 889
 890 module_param(break_on_load, bool, 0);
 891 module_param(ttymajor, int, 0);
 892 module_param_array(io, int, NULL, 0);
 893 module_param_array(irq, int, NULL, 0);
 894 module_param_array(dma, int, NULL, 0);
 895 module_param(debug_level, int, 0);
 896 module_param_array(maxframe, int, NULL, 0);
 897 module_param_array(dosyncppp, int, NULL, 0);
 898 module_param_array(txdmabufs, int, NULL, 0);
 899 module_param_array(txholdbufs, int, NULL, 0);
 900
 901 static char *driver_name = "SyncLink serial driver";
 902 static char *driver_version = "$Revision: 4.38 $";
 903
 904 static int synclink_init_one (struct pci_dev *dev,
 905                                      const struct pci_device_id *ent);
 906 static void synclink_remove_one (struct pci_dev *dev);
 907
 908 static struct pci_device_id synclink_pci_tbl[] = {
 909         { PCI_VENDOR_ID_MICROGATE, PCI_DEVICE_ID_MICROGATE_USC, PCI_ANY_ID, PCI_ANY_ID, },
 910         { PCI_VENDOR_ID_MICROGATE, 0x0210, PCI_ANY_ID, PCI_ANY_ID, },
 911         { 0, }, /* terminate list */
 912 };
 913 MODULE_DEVICE_TABLE(pci, synclink_pci_tbl);
 914
 915 MODULE_LICENSE("GPL");
 916
 917 static struct pci_driver synclink_pci_driver = {
 918         .name           = "synclink",
 919         .id_table       = synclink_pci_tbl,
 920         .probe          = synclink_init_one,
 921         .remove         = __devexit_p(synclink_remove_one),
 922 };
 923
 924 static struct tty_driver *serial_driver;
 925
 926 /* number of characters left in xmit buffer before we ask for more */
 927 #define WAKEUP_CHARS 256
 928
 929
 930 static void mgsl_change_params(struct mgsl_struct *info);
 931 static void mgsl_wait_until_sent(struct tty_struct *tty, int timeout);
 932
 933 /*
 934  * 1st function defined in .text section. Calling this function in
 935  * init_module() followed by a breakpoint allows a remote debugger
 936  * (gdb) to get the .text address for the add-symbol-file command.
 937  * This allows remote debugging of dynamically loadable modules.
 938  */
 939 static void* mgsl_get_text_ptr(void)
 940 {
 941         return mgsl_get_text_ptr;
 942 }
 943
 944 static inline int mgsl_paranoia_check(struct mgsl_struct *info,
 945                                         char *name, const char *routine)
 946 {
 947 #ifdef MGSL_PARANOIA_CHECK
 948         static const char *badmagic =
 949                 "Warning: bad magic number for mgsl struct (%s) in %s\n";
 950         static const char *badinfo =
 951                 "Warning: null mgsl_struct for (%s) in %s\n";
 952
 953         if (!info) {
 954                 printk(badinfo, name, routine);
 955                 return 1;
 956         }
 957         if (info->magic != MGSL_MAGIC) {
 958                 printk(badmagic, name, routine);
 959                 return 1;
 960         }
 961 #else
 962         if (!info)
 963                 return 1;
 964 #endif
 965         return 0;
 966 }
 967
 968 /**
 969  * line discipline callback wrappers
 970  *
 971  * The wrappers maintain line discipline references
 972  * while calling into the line discipline.
 973  *
 974  * ldisc_receive_buf  - pass receive data to line discipline
 975  */
 976
 977 static void ldisc_receive_buf(struct tty_struct *tty,
 978                               const __u8 *data, char *flags, int count)
 979 {
 980         struct tty_ldisc *ld;
 981         if (!tty)
 982                 return;
 983         ld = tty_ldisc_ref(tty);
 984         if (ld) {
 985                 if (ld->receive_buf)
 986                         ld->receive_buf(tty, data, flags, count);
 987                 tty_ldisc_deref(ld);
 988         }
 989 }
 990
 991 /* mgsl_stop()          throttle (stop) transmitter
 992  *
 993  * Arguments:           tty     pointer to tty info structure
 994  * Return Value:        None
 995  */
 996 static void mgsl_stop(struct tty_struct *tty)
 997 {
 998         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
 999         unsigned long flags;
1000
1001         if (mgsl_paranoia_check(info, tty->name, "mgsl_stop"))
1002                 return;
1003
1004         if ( debug_level >= DEBUG_LEVEL_INFO )
1005                 printk("mgsl_stop(%s)\n",info->device_name);
1006
1007         spin_lock_irqsave(&info->irq_spinlock,flags);
1008         if (info->tx_enabled)
1009                 usc_stop_transmitter(info);
1010         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1011
1012 }       /* end of mgsl_stop() */
1013
1014 /* mgsl_start()         release (start) transmitter
1015  *
1016  * Arguments:           tty     pointer to tty info structure
1017  * Return Value:        None
1018  */
1019 static void mgsl_start(struct tty_struct *tty)
1020 {
1021         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
1022         unsigned long flags;
1023
1024         if (mgsl_paranoia_check(info, tty->name, "mgsl_start"))
1025                 return;
1026
1027         if ( debug_level >= DEBUG_LEVEL_INFO )
1028                 printk("mgsl_start(%s)\n",info->device_name);
1029
1030         spin_lock_irqsave(&info->irq_spinlock,flags);
1031         if (!info->tx_enabled)
1032                 usc_start_transmitter(info);
1033         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1034
1035 }       /* end of mgsl_start() */
1036
1037 /*
1038  * Bottom half work queue access functions
1039  */
1040
1041 /* mgsl_bh_action()     Return next bottom half action to perform.
1042  * Return Value:        BH action code or 0 if nothing to do.
1043  */
1044 static int mgsl_bh_action(struct mgsl_struct *info)
1045 {
1046         unsigned long flags;
1047         int rc = 0;
1048
1049         spin_lock_irqsave(&info->irq_spinlock,flags);
1050
1051         if (info->pending_bh & BH_RECEIVE) {
1052                 info->pending_bh &= ~BH_RECEIVE;
1053                 rc = BH_RECEIVE;
1054         } else if (info->pending_bh & BH_TRANSMIT) {
1055                 info->pending_bh &= ~BH_TRANSMIT;
1056                 rc = BH_TRANSMIT;
1057         } else if (info->pending_bh & BH_STATUS) {
1058                 info->pending_bh &= ~BH_STATUS;
1059                 rc = BH_STATUS;
1060         }
1061
1062         if (!rc) {
1063                 /* Mark BH routine as complete */
1064                 info->bh_running   = 0;
1065                 info->bh_requested = 0;
1066         }
1067
1068         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1069
1070         return rc;
1071 }
1072
1073 /*
1074  *      Perform bottom half processing of work items queued by ISR.
1075  */
1076 static void mgsl_bh_handler(struct work_struct *work)
1077 {
1078         struct mgsl_struct *info =
1079                 container_of(work, struct mgsl_struct, task);
1080         int action;
1081
1082         if (!info)
1083                 return;
1084
1085         if ( debug_level >= DEBUG_LEVEL_BH )
1086                 printk( "%s(%d):mgsl_bh_handler(%s) entry\n",
1087                         __FILE__,__LINE__,info->device_name);
1088
1089         info->bh_running = 1;
1090
1091         while((action = mgsl_bh_action(info)) != 0) {
1092
1093                 /* Process work item */
1094                 if ( debug_level >= DEBUG_LEVEL_BH )
1095                         printk( "%s(%d):mgsl_bh_handler() work item action=%d\n",
1096                                 __FILE__,__LINE__,action);
1097
1098                 switch (action) {
1099
1100                 case BH_RECEIVE:
1101                         mgsl_bh_receive(info);
1102                         break;
1103                 case BH_TRANSMIT:
1104                         mgsl_bh_transmit(info);
1105                         break;
1106                 case BH_STATUS:
1107                         mgsl_bh_status(info);
1108                         break;
1109                 default:
1110                         /* unknown work item ID */
1111                         printk("Unknown work item ID=%08X!\n", action);
1112                         break;
1113                 }
1114         }
1115
1116         if ( debug_level >= DEBUG_LEVEL_BH )
1117                 printk( "%s(%d):mgsl_bh_handler(%s) exit\n",
1118                         __FILE__,__LINE__,info->device_name);
1119 }
1120
1121 static void mgsl_bh_receive(struct mgsl_struct *info)
1122 {
1123         int (*get_rx_frame)(struct mgsl_struct *info) =
1124                 (info->params.mode == MGSL_MODE_HDLC ? mgsl_get_rx_frame : mgsl_get_raw_rx_frame);
1125
1126         if ( debug_level >= DEBUG_LEVEL_BH )
1127                 printk( "%s(%d):mgsl_bh_receive(%s)\n",
1128                         __FILE__,__LINE__,info->device_name);
1129
1130         do
1131         {
1132                 if (info->rx_rcc_underrun) {
1133                         unsigned long flags;
1134                         spin_lock_irqsave(&info->irq_spinlock,flags);
1135                         usc_start_receiver(info);
1136                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1137                         return;
1138                 }
1139         } while(get_rx_frame(info));
1140 }
1141
1142 static void mgsl_bh_transmit(struct mgsl_struct *info)
1143 {
1144         struct tty_struct *tty = info->tty;
1145         unsigned long flags;
1146
1147         if ( debug_level >= DEBUG_LEVEL_BH )
1148                 printk( "%s(%d):mgsl_bh_transmit() entry on %s\n",
1149                         __FILE__,__LINE__,info->device_name);
1150
1151         if (tty)
1152                 tty_wakeup(tty);
1153
1154         /* if transmitter idle and loopmode_send_done_requested
1155          * then start echoing RxD to TxD
1156          */
1157         spin_lock_irqsave(&info->irq_spinlock,flags);
1158         if ( !info->tx_active && info->loopmode_send_done_requested )
1159                 usc_loopmode_send_done( info );
1160         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1161 }
1162
1163 static void mgsl_bh_status(struct mgsl_struct *info)
1164 {
1165         if ( debug_level >= DEBUG_LEVEL_BH )
1166                 printk( "%s(%d):mgsl_bh_status() entry on %s\n",
1167                         __FILE__,__LINE__,info->device_name);
1168
1169         info->ri_chkcount = 0;
1170         info->dsr_chkcount = 0;
1171         info->dcd_chkcount = 0;
1172         info->cts_chkcount = 0;
1173 }
1174
1175 /* mgsl_isr_receive_status()
1176  *
1177  *      Service a receive status interrupt. The type of status
1178  *      interrupt is indicated by the state of the RCSR.
1179  *      This is only used for HDLC mode.
1180  *
1181  * Arguments:           info    pointer to device instance data
1182  * Return Value:        None
1183  */
1184 static void mgsl_isr_receive_status( struct mgsl_struct *info )
1185 {
1186         u16 status = usc_InReg( info, RCSR );
1187
1188         if ( debug_level >= DEBUG_LEVEL_ISR )
1189                 printk("%s(%d):mgsl_isr_receive_status status=%04X\n",
1190                         __FILE__,__LINE__,status);
1191
1192         if ( (status & RXSTATUS_ABORT_RECEIVED) &&
1193                 info->loopmode_insert_requested &&
1194                 usc_loopmode_active(info) )
1195         {
1196                 ++info->icount.rxabort;
1197                 info->loopmode_insert_requested = FALSE;
1198
1199                 /* clear CMR:13 to start echoing RxD to TxD */
1200                 info->cmr_value &= ~BIT13;
1201                 usc_OutReg(info, CMR, info->cmr_value);
1202
1203                 /* disable received abort irq (no longer required) */
1204                 usc_OutReg(info, RICR,
1205                         (usc_InReg(info, RICR) & ~RXSTATUS_ABORT_RECEIVED));
1206         }
1207
1208         if (status & (RXSTATUS_EXITED_HUNT + RXSTATUS_IDLE_RECEIVED)) {
1209                 if (status & RXSTATUS_EXITED_HUNT)
1210                         info->icount.exithunt++;
1211                 if (status & RXSTATUS_IDLE_RECEIVED)
1212                         info->icount.rxidle++;
1213                 wake_up_interruptible(&info->event_wait_q);
1214         }
1215
1216         if (status & RXSTATUS_OVERRUN){
1217                 info->icount.rxover++;
1218                 usc_process_rxoverrun_sync( info );
1219         }
1220
1221         usc_ClearIrqPendingBits( info, RECEIVE_STATUS );
1222         usc_UnlatchRxstatusBits( info, status );
1223
1224 }       /* end of mgsl_isr_receive_status() */
1225
1226 /* mgsl_isr_transmit_status()
1227  *
1228  *      Service a transmit status interrupt
1229  *      HDLC mode :end of transmit frame
1230  *      Async mode:all data is sent
1231  *      transmit status is indicated by bits in the TCSR.
1232  *
1233  * Arguments:           info           pointer to device instance data
1234  * Return Value:        None
1235  */
1236 static void mgsl_isr_transmit_status( struct mgsl_struct *info )
1237 {
1238         u16 status = usc_InReg( info, TCSR );
1239
1240         if ( debug_level >= DEBUG_LEVEL_ISR )
1241                 printk("%s(%d):mgsl_isr_transmit_status status=%04X\n",
1242                         __FILE__,__LINE__,status);
1243
1244         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS );
1245         usc_UnlatchTxstatusBits( info, status );
1246
1247         if ( status & (TXSTATUS_UNDERRUN | TXSTATUS_ABORT_SENT) )
1248         {
1249                 /* finished sending HDLC abort. This may leave  */
1250                 /* the TxFifo with data from the aborted frame  */
1251                 /* so purge the TxFifo. Also shutdown the DMA   */
1252                 /* channel in case there is data remaining in   */
1253                 /* the DMA buffer                               */
1254                 usc_DmaCmd( info, DmaCmd_ResetTxChannel );
1255                 usc_RTCmd( info, RTCmd_PurgeTxFifo );
1256         }
1257
1258         if ( status & TXSTATUS_EOF_SENT )
1259                 info->icount.txok++;
1260         else if ( status & TXSTATUS_UNDERRUN )
1261                 info->icount.txunder++;
1262         else if ( status & TXSTATUS_ABORT_SENT )
1263                 info->icount.txabort++;
1264         else
1265                 info->icount.txunder++;
1266
1267         info->tx_active = 0;
1268         info->xmit_cnt = info->xmit_head = info->xmit_tail = 0;
1269         del_timer(&info->tx_timer);
1270
1271         if ( info->drop_rts_on_tx_done ) {
1272                 usc_get_serial_signals( info );
1273                 if ( info->serial_signals & SerialSignal_RTS ) {
1274                         info->serial_signals &= ~SerialSignal_RTS;
1275                         usc_set_serial_signals( info );
1276                 }
1277                 info->drop_rts_on_tx_done = 0;
1278         }
1279
1280 #if SYNCLINK_GENERIC_HDLC
1281         if (info->netcount)
1282                 hdlcdev_tx_done(info);
1283         else
1284 #endif
1285         {
1286                 if (info->tty->stopped || info->tty->hw_stopped) {
1287                         usc_stop_transmitter(info);
1288                         return;
1289                 }
1290                 info->pending_bh |= BH_TRANSMIT;
1291         }
1292
1293 }       /* end of mgsl_isr_transmit_status() */
1294
1295 /* mgsl_isr_io_pin()
1296  *
1297  *      Service an Input/Output pin interrupt. The type of
1298  *      interrupt is indicated by bits in the MISR
1299  *
1300  * Arguments:           info           pointer to device instance data
1301  * Return Value:        None
1302  */
1303 static void mgsl_isr_io_pin( struct mgsl_struct *info )
1304 {
1305         struct  mgsl_icount *icount;
1306         u16 status = usc_InReg( info, MISR );
1307
1308         if ( debug_level >= DEBUG_LEVEL_ISR )
1309                 printk("%s(%d):mgsl_isr_io_pin status=%04X\n",
1310                         __FILE__,__LINE__,status);
1311
1312         usc_ClearIrqPendingBits( info, IO_PIN );
1313         usc_UnlatchIostatusBits( info, status );
1314
1315         if (status & (MISCSTATUS_CTS_LATCHED | MISCSTATUS_DCD_LATCHED |
1316                       MISCSTATUS_DSR_LATCHED | MISCSTATUS_RI_LATCHED) ) {
1317                 icount = &info->icount;
1318                 /* update input line counters */
1319                 if (status & MISCSTATUS_RI_LATCHED) {
1320                         if ((info->ri_chkcount)++ >= IO_PIN_SHUTDOWN_LIMIT)
1321                                 usc_DisablestatusIrqs(info,SICR_RI);
1322                         icount->rng++;
1323                         if ( status & MISCSTATUS_RI )
1324                                 info->input_signal_events.ri_up++;
1325                         else
1326                                 info->input_signal_events.ri_down++;
1327                 }
1328                 if (status & MISCSTATUS_DSR_LATCHED) {
1329                         if ((info->dsr_chkcount)++ >= IO_PIN_SHUTDOWN_LIMIT)
1330                                 usc_DisablestatusIrqs(info,SICR_DSR);
1331                         icount->dsr++;
1332                         if ( status & MISCSTATUS_DSR )
1333                                 info->input_signal_events.dsr_up++;
1334                         else
1335                                 info->input_signal_events.dsr_down++;
1336                 }
1337                 if (status & MISCSTATUS_DCD_LATCHED) {
1338                         if ((info->dcd_chkcount)++ >= IO_PIN_SHUTDOWN_LIMIT)
1339                                 usc_DisablestatusIrqs(info,SICR_DCD);
1340                         icount->dcd++;
1341                         if (status & MISCSTATUS_DCD) {
1342                                 info->input_signal_events.dcd_up++;
1343                         } else
1344                                 info->input_signal_events.dcd_down++;
1345 #if SYNCLINK_GENERIC_HDLC
1346                         if (info->netcount) {
1347                                 if (status & MISCSTATUS_DCD)
1348                                         netif_carrier_on(info->netdev);
1349                                 else
1350                                         netif_carrier_off(info->netdev);
1351                         }
1352 #endif
1353                 }
1354                 if (status & MISCSTATUS_CTS_LATCHED)
1355                 {
1356                         if ((info->cts_chkcount)++ >= IO_PIN_SHUTDOWN_LIMIT)
1357                                 usc_DisablestatusIrqs(info,SICR_CTS);
1358                         icount->cts++;
1359                         if ( status & MISCSTATUS_CTS )
1360                                 info->input_signal_events.cts_up++;
1361                         else
1362                                 info->input_signal_events.cts_down++;
1363                 }
1364                 wake_up_interruptible(&info->status_event_wait_q);
1365                 wake_up_interruptible(&info->event_wait_q);
1366
1367                 if ( (info->flags & ASYNC_CHECK_CD) &&
1368                      (status & MISCSTATUS_DCD_LATCHED) ) {
1369                         if ( debug_level >= DEBUG_LEVEL_ISR )
1370                                 printk("%s CD now %s...", info->device_name,
1371                                        (status & MISCSTATUS_DCD) ? "on" : "off");
1372                         if (status & MISCSTATUS_DCD)
1373                                 wake_up_interruptible(&info->open_wait);
1374                         else {
1375                                 if ( debug_level >= DEBUG_LEVEL_ISR )
1376                                         printk("doing serial hangup...");
1377                                 if (info->tty)
1378                                         tty_hangup(info->tty);
1379                         }
1380                 }
1381
1382                 if ( (info->flags & ASYNC_CTS_FLOW) &&
1383                      (status & MISCSTATUS_CTS_LATCHED) ) {
1384                         if (info->tty->hw_stopped) {
1385                                 if (status & MISCSTATUS_CTS) {
1386                                         if ( debug_level >= DEBUG_LEVEL_ISR )
1387                                                 printk("CTS tx start...");
1388                                         if (info->tty)
1389                                                 info->tty->hw_stopped = 0;
1390                                         usc_start_transmitter(info);
1391                                         info->pending_bh |= BH_TRANSMIT;
1392                                         return;
1393                                 }
1394                         } else {
1395                                 if (!(status & MISCSTATUS_CTS)) {
1396                                         if ( debug_level >= DEBUG_LEVEL_ISR )
1397                                                 printk("CTS tx stop...");
1398                                         if (info->tty)
1399                                                 info->tty->hw_stopped = 1;
1400                                         usc_stop_transmitter(info);
1401                                 }
1402                         }
1403                 }
1404         }
1405
1406         info->pending_bh |= BH_STATUS;
1407
1408         /* for diagnostics set IRQ flag */
1409         if ( status & MISCSTATUS_TXC_LATCHED ){
1410                 usc_OutReg( info, SICR,
1411                         (unsigned short)(usc_InReg(info,SICR) & ~(SICR_TXC_ACTIVE+SICR_TXC_INACTIVE)) );
1412                 usc_UnlatchIostatusBits( info, MISCSTATUS_TXC_LATCHED );
1413                 info->irq_occurred = 1;
1414         }
1415
1416 }       /* end of mgsl_isr_io_pin() */
1417
1418 /* mgsl_isr_transmit_data()
1419  *
1420  *      Service a transmit data interrupt (async mode only).
1421  *
1422  * Arguments:           info    pointer to device instance data
1423  * Return Value:        None
1424  */
1425 static void mgsl_isr_transmit_data( struct mgsl_struct *info )
1426 {
1427         if ( debug_level >= DEBUG_LEVEL_ISR )
1428                 printk("%s(%d):mgsl_isr_transmit_data xmit_cnt=%d\n",
1429                         __FILE__,__LINE__,info->xmit_cnt);
1430
1431         usc_ClearIrqPendingBits( info, TRANSMIT_DATA );
1432
1433         if (info->tty->stopped || info->tty->hw_stopped) {
1434                 usc_stop_transmitter(info);
1435                 return;
1436         }
1437
1438         if ( info->xmit_cnt )
1439                 usc_load_txfifo( info );
1440         else
1441                 info->tx_active = 0;
1442
1443         if (info->xmit_cnt < WAKEUP_CHARS)
1444                 info->pending_bh |= BH_TRANSMIT;
1445
1446 }       /* end of mgsl_isr_transmit_data() */
1447
1448 /* mgsl_isr_receive_data()
1449  *
1450  *      Service a receive data interrupt. This occurs
1451  *      when operating in asynchronous interrupt transfer mode.
1452  *      The receive data FIFO is flushed to the receive data buffers.
1453  *
1454  * Arguments:           info            pointer to device instance data
1455  * Return Value:        None
1456  */
1457 static void mgsl_isr_receive_data( struct mgsl_struct *info )
1458 {
1459         int Fifocount;
1460         u16 status;
1461         int work = 0;
1462         unsigned char DataByte;
1463         struct tty_struct *tty = info->tty;
1464         struct  mgsl_icount *icount = &info->icount;
1465
1466         if ( debug_level >= DEBUG_LEVEL_ISR )
1467                 printk("%s(%d):mgsl_isr_receive_data\n",
1468                         __FILE__,__LINE__);
1469
1470         usc_ClearIrqPendingBits( info, RECEIVE_DATA );
1471
1472         /* select FIFO status for RICR readback */
1473         usc_RCmd( info, RCmd_SelectRicrRxFifostatus );
1474
1475         /* clear the Wordstatus bit so that status readback */
1476         /* only reflects the status of this byte */
1477         usc_OutReg( info, RICR+LSBONLY, (u16)(usc_InReg(info, RICR+LSBONLY) & ~BIT3 ));
1478
1479         /* flush the receive FIFO */
1480
1481         while( (Fifocount = (usc_InReg(info,RICR) >> 8)) ) {
1482                 int flag;
1483
1484                 /* read one byte from RxFIFO */
1485                 outw( (inw(info->io_base + CCAR) & 0x0780) | (RDR+LSBONLY),
1486                       info->io_base + CCAR );
1487                 DataByte = inb( info->io_base + CCAR );
1488
1489                 /* get the status of the received byte */
1490                 status = usc_InReg(info, RCSR);
1491                 if ( status & (RXSTATUS_FRAMING_ERROR + RXSTATUS_PARITY_ERROR +
1492                                 RXSTATUS_OVERRUN + RXSTATUS_BREAK_RECEIVED) )
1493                         usc_UnlatchRxstatusBits(info,RXSTATUS_ALL);
1494
1495                 icount->rx++;
1496
1497                 flag = 0;
1498                 if ( status & (RXSTATUS_FRAMING_ERROR + RXSTATUS_PARITY_ERROR +
1499                                 RXSTATUS_OVERRUN + RXSTATUS_BREAK_RECEIVED) ) {
1500                         printk("rxerr=%04X\n",status);
1501                         /* update error statistics */
1502                         if ( status & RXSTATUS_BREAK_RECEIVED ) {
1503                                 status &= ~(RXSTATUS_FRAMING_ERROR + RXSTATUS_PARITY_ERROR);
1504                                 icount->brk++;
1505                         } else if (status & RXSTATUS_PARITY_ERROR)
1506                                 icount->parity++;
1507                         else if (status & RXSTATUS_FRAMING_ERROR)
1508                                 icount->frame++;
1509                         else if (status & RXSTATUS_OVERRUN) {
1510                                 /* must issue purge fifo cmd before */
1511                                 /* 16C32 accepts more receive chars */
1512                                 usc_RTCmd(info,RTCmd_PurgeRxFifo);
1513                                 icount->overrun++;
1514                         }
1515
1516                         /* discard char if tty control flags say so */
1517                         if (status & info->ignore_status_mask)
1518                                 continue;
1519
1520                         status &= info->read_status_mask;
1521
1522                         if (status & RXSTATUS_BREAK_RECEIVED) {
1523                                 flag = TTY_BREAK;
1524                                 if (info->flags & ASYNC_SAK)
1525                                         do_SAK(tty);
1526                         } else if (status & RXSTATUS_PARITY_ERROR)
1527                                 flag = TTY_PARITY;
1528                         else if (status & RXSTATUS_FRAMING_ERROR)
1529                                 flag = TTY_FRAME;
1530                 }       /* end of if (error) */
1531                 tty_insert_flip_char(tty, DataByte, flag);
1532                 if (status & RXSTATUS_OVERRUN) {
1533                         /* Overrun is special, since it's
1534                          * reported immediately, and doesn't
1535                          * affect the current character
1536                          */
1537                         work += tty_insert_flip_char(tty, 0, TTY_OVERRUN);
1538                 }
1539         }
1540
1541         if ( debug_level >= DEBUG_LEVEL_ISR ) {
1542                 printk("%s(%d):rx=%d brk=%d parity=%d frame=%d overrun=%d\n",
1543                         __FILE__,__LINE__,icount->rx,icount->brk,
1544                         icount->parity,icount->frame,icount->overrun);
1545         }
1546
1547         if(work)
1548                 tty_flip_buffer_push(tty);
1549 }
1550
1551 /* mgsl_isr_misc()
1552  *
1553  *      Service a miscellaneos interrupt source.
1554  *
1555  * Arguments:           info            pointer to device extension (instance data)
1556  * Return Value:        None
1557  */
1558 static void mgsl_isr_misc( struct mgsl_struct *info )
1559 {
1560         u16 status = usc_InReg( info, MISR );
1561
1562         if ( debug_level >= DEBUG_LEVEL_ISR )
1563                 printk("%s(%d):mgsl_isr_misc status=%04X\n",
1564                         __FILE__,__LINE__,status);
1565
1566         if ((status & MISCSTATUS_RCC_UNDERRUN) &&
1567             (info->params.mode == MGSL_MODE_HDLC)) {
1568
1569                 /* turn off receiver and rx DMA */
1570                 usc_EnableReceiver(info,DISABLE_UNCONDITIONAL);
1571                 usc_DmaCmd(info, DmaCmd_ResetRxChannel);
1572                 usc_UnlatchRxstatusBits(info, RXSTATUS_ALL);
1573                 usc_ClearIrqPendingBits(info, RECEIVE_DATA + RECEIVE_STATUS);
1574                 usc_DisableInterrupts(info, RECEIVE_DATA + RECEIVE_STATUS);
1575
1576                 /* schedule BH handler to restart receiver */
1577                 info->pending_bh |= BH_RECEIVE;
1578                 info->rx_rcc_underrun = 1;
1579         }
1580
1581         usc_ClearIrqPendingBits( info, MISC );
1582         usc_UnlatchMiscstatusBits( info, status );
1583
1584 }       /* end of mgsl_isr_misc() */
1585
1586 /* mgsl_isr_null()
1587  *
1588  *      Services undefined interrupt vectors from the
1589  *      USC. (hence this function SHOULD never be called)
1590  *
1591  * Arguments:           info            pointer to device extension (instance data)
1592  * Return Value:        None
1593  */
1594 static void mgsl_isr_null( struct mgsl_struct *info )
1595 {
1596
1597 }       /* end of mgsl_isr_null() */
1598
1599 /* mgsl_isr_receive_dma()
1600  *
1601  *      Service a receive DMA channel interrupt.
1602  *      For this driver there are two sources of receive DMA interrupts
1603  *      as identified in the Receive DMA mode Register (RDMR):
1604  *
1605  *      BIT3    EOA/EOL         End of List, all receive buffers in receive
1606  *                              buffer list have been filled (no more free buffers
1607  *                              available). The DMA controller has shut down.
1608  *
1609  *      BIT2    EOB             End of Buffer. This interrupt occurs when a receive
1610  *                              DMA buffer is terminated in response to completion
1611  *                              of a good frame or a frame with errors. The status
1612  *                              of the frame is stored in the buffer entry in the
1613  *                              list of receive buffer entries.
1614  *
1615  * Arguments:           info            pointer to device instance data
1616  * Return Value:        None
1617  */
1618 static void mgsl_isr_receive_dma( struct mgsl_struct *info )
1619 {
1620         u16 status;
1621
1622         /* clear interrupt pending and IUS bit for Rx DMA IRQ */
1623         usc_OutDmaReg( info, CDIR, BIT9+BIT1 );
1624
1625         /* Read the receive DMA status to identify interrupt type. */
1626         /* This also clears the status bits. */
1627         status = usc_InDmaReg( info, RDMR );
1628
1629         if ( debug_level >= DEBUG_LEVEL_ISR )
1630                 printk("%s(%d):mgsl_isr_receive_dma(%s) status=%04X\n",
1631                         __FILE__,__LINE__,info->device_name,status);
1632
1633         info->pending_bh |= BH_RECEIVE;
1634
1635         if ( status & BIT3 ) {
1636                 info->rx_overflow = 1;
1637                 info->icount.buf_overrun++;
1638         }
1639
1640 }       /* end of mgsl_isr_receive_dma() */
1641
1642 /* mgsl_isr_transmit_dma()
1643  *
1644  *      This function services a transmit DMA channel interrupt.
1645  *
1646  *      For this driver there is one source of transmit DMA interrupts
1647  *      as identified in the Transmit DMA Mode Register (TDMR):
1648  *
1649  *      BIT2  EOB       End of Buffer. This interrupt occurs when a
1650  *                      transmit DMA buffer has been emptied.
1651  *
1652  *      The driver maintains enough transmit DMA buffers to hold at least
1653  *      one max frame size transmit frame. When operating in a buffered
1654  *      transmit mode, there may be enough transmit DMA buffers to hold at
1655  *      least two or more max frame size frames. On an EOB condition,
1656  *      determine if there are any queued transmit buffers and copy into
1657  *      transmit DMA buffers if we have room.
1658  *
1659  * Arguments:           info            pointer to device instance data
1660  * Return Value:        None
1661  */
1662 static void mgsl_isr_transmit_dma( struct mgsl_struct *info )
1663 {
1664         u16 status;
1665
1666         /* clear interrupt pending and IUS bit for Tx DMA IRQ */
1667         usc_OutDmaReg(info, CDIR, BIT8+BIT0 );
1668
1669         /* Read the transmit DMA status to identify interrupt type. */
1670         /* This also clears the status bits. */
1671
1672         status = usc_InDmaReg( info, TDMR );
1673
1674         if ( debug_level >= DEBUG_LEVEL_ISR )
1675                 printk("%s(%d):mgsl_isr_transmit_dma(%s) status=%04X\n",
1676                         __FILE__,__LINE__,info->device_name,status);
1677
1678         if ( status & BIT2 ) {
1679                 --info->tx_dma_buffers_used;
1680
1681                 /* if there are transmit frames queued,
1682                  *  try to load the next one
1683                  */
1684                 if ( load_next_tx_holding_buffer(info) ) {
1685                         /* if call returns non-zero value, we have
1686                          * at least one free tx holding buffer
1687                          */
1688                         info->pending_bh |= BH_TRANSMIT;
1689                 }
1690         }
1691
1692 }       /* end of mgsl_isr_transmit_dma() */
1693
1694 /* mgsl_interrupt()
1695  *
1696  *      Interrupt service routine entry point.
1697  *
1698  * Arguments:
1699  *
1700  *      irq             interrupt number that caused interrupt
1701  *      dev_id          device ID supplied during interrupt registration
1702  *
1703  * Return Value: None
1704  */
1705 static irqreturn_t mgsl_interrupt(int irq, void *dev_id)
1706 {
1707         struct mgsl_struct * info;
1708         u16 UscVector;
1709         u16 DmaVector;
1710
1711         if ( debug_level >= DEBUG_LEVEL_ISR )
1712                 printk("%s(%d):mgsl_interrupt(%d)entry.\n",
1713                         __FILE__,__LINE__,irq);
1714
1715         info = (struct mgsl_struct *)dev_id;
1716         if (!info)
1717                 return IRQ_NONE;
1718
1719         spin_lock(&info->irq_spinlock);
1720
1721         for(;;) {
1722                 /* Read the interrupt vectors from hardware. */
1723                 UscVector = usc_InReg(info, IVR) >> 9;
1724                 DmaVector = usc_InDmaReg(info, DIVR);
1725
1726                 if ( debug_level >= DEBUG_LEVEL_ISR )
1727                         printk("%s(%d):%s UscVector=%08X DmaVector=%08X\n",
1728                                 __FILE__,__LINE__,info->device_name,UscVector,DmaVector);
1729
1730                 if ( !UscVector && !DmaVector )
1731                         break;
1732
1733                 /* Dispatch interrupt vector */
1734                 if ( UscVector )
1735                         (*UscIsrTable[UscVector])(info);
1736                 else if ( (DmaVector&(BIT10|BIT9)) == BIT10)
1737                         mgsl_isr_transmit_dma(info);
1738                 else
1739                         mgsl_isr_receive_dma(info);
1740
1741                 if ( info->isr_overflow ) {
1742                         printk(KERN_ERR"%s(%d):%s isr overflow irq=%d\n",
1743                                 __FILE__,__LINE__,info->device_name, irq);
1744                         usc_DisableMasterIrqBit(info);
1745                         usc_DisableDmaInterrupts(info,DICR_MASTER);
1746                         break;
1747                 }
1748         }
1749
1750         /* Request bottom half processing if there's something
1751          * for it to do and the bh is not already running
1752          */
1753
1754         if ( info->pending_bh && !info->bh_running && !info->bh_requested ) {
1755                 if ( debug_level >= DEBUG_LEVEL_ISR )
1756                         printk("%s(%d):%s queueing bh task.\n",
1757                                 __FILE__,__LINE__,info->device_name);
1758                 schedule_work(&info->task);
1759                 info->bh_requested = 1;
1760         }
1761
1762         spin_unlock(&info->irq_spinlock);
1763
1764         if ( debug_level >= DEBUG_LEVEL_ISR )
1765                 printk("%s(%d):mgsl_interrupt(%d)exit.\n",
1766                         __FILE__,__LINE__,irq);
1767         return IRQ_HANDLED;
1768 }       /* end of mgsl_interrupt() */
1769
1770 /* startup()
1771  *
1772  *      Initialize and start device.
1773  *
1774  * Arguments:           info    pointer to device instance data
1775  * Return Value:        0 if success, otherwise error code
1776  */
1777 static int startup(struct mgsl_struct * info)
1778 {
1779         int retval = 0;
1780
1781         if ( debug_level >= DEBUG_LEVEL_INFO )
1782                 printk("%s(%d):mgsl_startup(%s)\n",__FILE__,__LINE__,info->device_name);
1783
1784         if (info->flags & ASYNC_INITIALIZED)
1785                 return 0;
1786
1787         if (!info->xmit_buf) {
1788                 /* allocate a page of memory for a transmit buffer */
1789                 info->xmit_buf = (unsigned char *)get_zeroed_page(GFP_KERNEL);
1790                 if (!info->xmit_buf) {
1791                         printk(KERN_ERR"%s(%d):%s can't allocate transmit buffer\n",
1792                                 __FILE__,__LINE__,info->device_name);
1793                         return -ENOMEM;
1794                 }
1795         }
1796
1797         info->pending_bh = 0;
1798
1799         memset(&info->icount, 0, sizeof(info->icount));
1800
1801         init_timer(&info->tx_timer);
1802         info->tx_timer.data = (unsigned long)info;
1803         info->tx_timer.function = mgsl_tx_timeout;
1804
1805         /* Allocate and claim adapter resources */
1806         retval = mgsl_claim_resources(info);
1807
1808         /* perform existence check and diagnostics */
1809         if ( !retval )
1810                 retval = mgsl_adapter_test(info);
1811
1812         if ( retval ) {
1813                 if (capable(CAP_SYS_ADMIN) && info->tty)
1814                         set_bit(TTY_IO_ERROR, &info->tty->flags);
1815                 mgsl_release_resources(info);
1816                 return retval;
1817         }
1818
1819         /* program hardware for current parameters */
1820         mgsl_change_params(info);
1821
1822         if (info->tty)
1823                 clear_bit(TTY_IO_ERROR, &info->tty->flags);
1824
1825         info->flags |= ASYNC_INITIALIZED;
1826
1827         return 0;
1828
1829 }       /* end of startup() */
1830
1831 /* shutdown()
1832  *
1833  * Called by mgsl_close() and mgsl_hangup() to shutdown hardware
1834  *
1835  * Arguments:           info    pointer to device instance data
1836  * Return Value:        None
1837  */
1838 static void shutdown(struct mgsl_struct * info)
1839 {
1840         unsigned long flags;
1841
1842         if (!(info->flags & ASYNC_INITIALIZED))
1843                 return;
1844
1845         if (debug_level >= DEBUG_LEVEL_INFO)
1846                 printk("%s(%d):mgsl_shutdown(%s)\n",
1847                          __FILE__,__LINE__, info->device_name );
1848
1849         /* clear status wait queue because status changes */
1850         /* can't happen after shutting down the hardware */
1851         wake_up_interruptible(&info->status_event_wait_q);
1852         wake_up_interruptible(&info->event_wait_q);
1853
1854         del_timer(&info->tx_timer);
1855
1856         if (info->xmit_buf) {
1857                 free_page((unsigned long) info->xmit_buf);
1858                 info->xmit_buf = NULL;
1859         }
1860
1861         spin_lock_irqsave(&info->irq_spinlock,flags);
1862         usc_DisableMasterIrqBit(info);
1863         usc_stop_receiver(info);
1864         usc_stop_transmitter(info);
1865         usc_DisableInterrupts(info,RECEIVE_DATA + RECEIVE_STATUS +
1866                 TRANSMIT_DATA + TRANSMIT_STATUS + IO_PIN + MISC );
1867         usc_DisableDmaInterrupts(info,DICR_MASTER + DICR_TRANSMIT + DICR_RECEIVE);
1868
1869         /* Disable DMAEN (Port 7, Bit 14) */
1870         /* This disconnects the DMA request signal from the ISA bus */
1871         /* on the ISA adapter. This has no effect for the PCI adapter */
1872         usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT15) | BIT14));
1873
1874         /* Disable INTEN (Port 6, Bit12) */
1875         /* This disconnects the IRQ request signal to the ISA bus */
1876         /* on the ISA adapter. This has no effect for the PCI adapter */
1877         usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT13) | BIT12));
1878
1879         if (!info->tty || info->tty->termios->c_cflag & HUPCL) {
1880                 info->serial_signals &= ~(SerialSignal_DTR + SerialSignal_RTS);
1881                 usc_set_serial_signals(info);
1882         }
1883
1884         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1885
1886         mgsl_release_resources(info);
1887
1888         if (info->tty)
1889                 set_bit(TTY_IO_ERROR, &info->tty->flags);
1890
1891         info->flags &= ~ASYNC_INITIALIZED;
1892
1893 }       /* end of shutdown() */
1894
1895 static void mgsl_program_hw(struct mgsl_struct *info)
1896 {
1897         unsigned long flags;
1898
1899         spin_lock_irqsave(&info->irq_spinlock,flags);
1900
1901         usc_stop_receiver(info);
1902         usc_stop_transmitter(info);
1903         info->xmit_cnt = info->xmit_head = info->xmit_tail = 0;
1904
1905         if (info->params.mode == MGSL_MODE_HDLC ||
1906             info->params.mode == MGSL_MODE_RAW ||
1907             info->netcount)
1908                 usc_set_sync_mode(info);
1909         else
1910                 usc_set_async_mode(info);
1911
1912         usc_set_serial_signals(info);
1913
1914         info->dcd_chkcount = 0;
1915         info->cts_chkcount = 0;
1916         info->ri_chkcount = 0;
1917         info->dsr_chkcount = 0;
1918
1919         usc_EnableStatusIrqs(info,SICR_CTS+SICR_DSR+SICR_DCD+SICR_RI);
1920         usc_EnableInterrupts(info, IO_PIN);
1921         usc_get_serial_signals(info);
1922
1923         if (info->netcount || info->tty->termios->c_cflag & CREAD)
1924                 usc_start_receiver(info);
1925
1926         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1927 }
1928
1929 /* Reconfigure adapter based on new parameters
1930  */
1931 static void mgsl_change_params(struct mgsl_struct *info)
1932 {
1933         unsigned cflag;
1934         int bits_per_char;
1935
1936         if (!info->tty || !info->tty->termios)
1937                 return;
1938
1939         if (debug_level >= DEBUG_LEVEL_INFO)
1940                 printk("%s(%d):mgsl_change_params(%s)\n",
1941                          __FILE__,__LINE__, info->device_name );
1942
1943         cflag = info->tty->termios->c_cflag;
1944
1945         /* if B0 rate (hangup) specified then negate DTR and RTS */
1946         /* otherwise assert DTR and RTS */
1947         if (cflag & CBAUD)
1948                 info->serial_signals |= SerialSignal_RTS + SerialSignal_DTR;
1949         else
1950                 info->serial_signals &= ~(SerialSignal_RTS + SerialSignal_DTR);
1951
1952         /* byte size and parity */
1953
1954         switch (cflag & CSIZE) {
1955               case CS5: info->params.data_bits = 5; break;
1956               case CS6: info->params.data_bits = 6; break;
1957               case CS7: info->params.data_bits = 7; break;
1958               case CS8: info->params.data_bits = 8; break;
1959               /* Never happens, but GCC is too dumb to figure it out */
1960               default:  info->params.data_bits = 7; break;
1961               }
1962
1963         if (cflag & CSTOPB)
1964                 info->params.stop_bits = 2;
1965         else
1966                 info->params.stop_bits = 1;
1967
1968         info->params.parity = ASYNC_PARITY_NONE;
1969         if (cflag & PARENB) {
1970                 if (cflag & PARODD)
1971                         info->params.parity = ASYNC_PARITY_ODD;
1972                 else
1973                         info->params.parity = ASYNC_PARITY_EVEN;
1974 #ifdef CMSPAR
1975                 if (cflag & CMSPAR)
1976                         info->params.parity = ASYNC_PARITY_SPACE;
1977 #endif
1978         }
1979
1980         /* calculate number of jiffies to transmit a full
1981          * FIFO (32 bytes) at specified data rate
1982          */
1983         bits_per_char = info->params.data_bits +
1984                         info->params.stop_bits + 1;
1985
1986         /* if port data rate is set to 460800 or less then
1987          * allow tty settings to override, otherwise keep the
1988          * current data rate.
1989          */
1990         if (info->params.data_rate <= 460800)
1991                 info->params.data_rate = tty_get_baud_rate(info->tty);
1992
1993         if ( info->params.data_rate ) {
1994                 info->timeout = (32*HZ*bits_per_char) /
1995                                 info->params.data_rate;
1996         }
1997         info->timeout += HZ/50;         /* Add .02 seconds of slop */
1998
1999         if (cflag & CRTSCTS)
2000                 info->flags |= ASYNC_CTS_FLOW;
2001         else
2002                 info->flags &= ~ASYNC_CTS_FLOW;
2003
2004         if (cflag & CLOCAL)
2005                 info->flags &= ~ASYNC_CHECK_CD;
2006         else
2007                 info->flags |= ASYNC_CHECK_CD;
2008
2009         /* process tty input control flags */
2010
2011         info->read_status_mask = RXSTATUS_OVERRUN;
2012         if (I_INPCK(info->tty))
2013                 info->read_status_mask |= RXSTATUS_PARITY_ERROR | RXSTATUS_FRAMING_ERROR;
2014         if (I_BRKINT(info->tty) || I_PARMRK(info->tty))
2015                 info->read_status_mask |= RXSTATUS_BREAK_RECEIVED;
2016
2017         if (I_IGNPAR(info->tty))
2018                 info->ignore_status_mask |= RXSTATUS_PARITY_ERROR | RXSTATUS_FRAMING_ERROR;
2019         if (I_IGNBRK(info->tty)) {
2020                 info->ignore_status_mask |= RXSTATUS_BREAK_RECEIVED;
2021                 /* If ignoring parity and break indicators, ignore
2022                  * overruns too.  (For real raw support).
2023                  */
2024                 if (I_IGNPAR(info->tty))
2025                         info->ignore_status_mask |= RXSTATUS_OVERRUN;
2026         }
2027
2028         mgsl_program_hw(info);
2029
2030 }       /* end of mgsl_change_params() */
2031
2032 /* mgsl_put_char()
2033  *
2034  *      Add a character to the transmit buffer.
2035  *
2036  * Arguments:           tty     pointer to tty information structure
2037  *                      ch      character to add to transmit buffer
2038  *
2039  * Return Value:        None
2040  */
2041 static void mgsl_put_char(struct tty_struct *tty, unsigned char ch)
2042 {
2043         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2044         unsigned long flags;
2045
2046         if ( debug_level >= DEBUG_LEVEL_INFO ) {
2047                 printk( "%s(%d):mgsl_put_char(%d) on %s\n",
2048                         __FILE__,__LINE__,ch,info->device_name);
2049         }
2050
2051         if (mgsl_paranoia_check(info, tty->name, "mgsl_put_char"))
2052                 return;
2053
2054         if (!tty || !info->xmit_buf)
2055                 return;
2056
2057         spin_lock_irqsave(&info->irq_spinlock,flags);
2058
2059         if ( (info->params.mode == MGSL_MODE_ASYNC ) || !info->tx_active ) {
2060
2061                 if (info->xmit_cnt < SERIAL_XMIT_SIZE - 1) {
2062                         info->xmit_buf[info->xmit_head++] = ch;
2063                         info->xmit_head &= SERIAL_XMIT_SIZE-1;
2064                         info->xmit_cnt++;
2065                 }
2066         }
2067
2068         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2069
2070 }       /* end of mgsl_put_char() */
2071
2072 /* mgsl_flush_chars()
2073  *
2074  *      Enable transmitter so remaining characters in the
2075  *      transmit buffer are sent.
2076  *
2077  * Arguments:           tty     pointer to tty information structure
2078  * Return Value:        None
2079  */
2080 static void mgsl_flush_chars(struct tty_struct *tty)
2081 {
2082         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2083         unsigned long flags;
2084
2085         if ( debug_level >= DEBUG_LEVEL_INFO )
2086                 printk( "%s(%d):mgsl_flush_chars() entry on %s xmit_cnt=%d\n",
2087                         __FILE__,__LINE__,info->device_name,info->xmit_cnt);
2088
2089         if (mgsl_paranoia_check(info, tty->name, "mgsl_flush_chars"))
2090                 return;
2091
2092         if (info->xmit_cnt <= 0 || tty->stopped || tty->hw_stopped ||
2093             !info->xmit_buf)
2094                 return;
2095
2096         if ( debug_level >= DEBUG_LEVEL_INFO )
2097                 printk( "%s(%d):mgsl_flush_chars() entry on %s starting transmitter\n",
2098                         __FILE__,__LINE__,info->device_name );
2099
2100         spin_lock_irqsave(&info->irq_spinlock,flags);
2101
2102         if (!info->tx_active) {
2103                 if ( (info->params.mode == MGSL_MODE_HDLC ||
2104                         info->params.mode == MGSL_MODE_RAW) && info->xmit_cnt ) {
2105                         /* operating in synchronous (frame oriented) mode */
2106                         /* copy data from circular xmit_buf to */
2107                         /* transmit DMA buffer. */
2108                         mgsl_load_tx_dma_buffer(info,
2109                                  info->xmit_buf,info->xmit_cnt);
2110                 }
2111                 usc_start_transmitter(info);
2112         }
2113
2114         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2115
2116 }       /* end of mgsl_flush_chars() */
2117
2118 /* mgsl_write()
2119  *
2120  *      Send a block of data
2121  *
2122  * Arguments:
2123  *
2124  *      tty             pointer to tty information structure
2125  *      buf             pointer to buffer containing send data
2126  *      count           size of send data in bytes
2127  *
2128  * Return Value:        number of characters written
2129  */
2130 static int mgsl_write(struct tty_struct * tty,
2131                     const unsigned char *buf, int count)
2132 {
2133         int     c, ret = 0;
2134         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2135         unsigned long flags;
2136
2137         if ( debug_level >= DEBUG_LEVEL_INFO )
2138                 printk( "%s(%d):mgsl_write(%s) count=%d\n",
2139                         __FILE__,__LINE__,info->device_name,count);
2140
2141         if (mgsl_paranoia_check(info, tty->name, "mgsl_write"))
2142                 goto cleanup;
2143
2144         if (!tty || !info->xmit_buf)
2145                 goto cleanup;
2146
2147         if ( info->params.mode == MGSL_MODE_HDLC ||
2148                         info->params.mode == MGSL_MODE_RAW ) {
2149                 /* operating in synchronous (frame oriented) mode */
2150                 /* operating in synchronous (frame oriented) mode */
2151                 if (info->tx_active) {
2152
2153                         if ( info->params.mode == MGSL_MODE_HDLC ) {
2154                                 ret = 0;
2155                                 goto cleanup;
2156                         }
2157                         /* transmitter is actively sending data -
2158                          * if we have multiple transmit dma and
2159                          * holding buffers, attempt to queue this
2160                          * frame for transmission at a later time.
2161                          */
2162                         if (info->tx_holding_count >= info->num_tx_holding_buffers ) {
2163                                 /* no tx holding buffers available */
2164                                 ret = 0;
2165                                 goto cleanup;
2166                         }
2167
2168                         /* queue transmit frame request */
2169                         ret = count;
2170                         save_tx_buffer_request(info,buf,count);
2171
2172                         /* if we have sufficient tx dma buffers,
2173                          * load the next buffered tx request
2174                          */
2175                         spin_lock_irqsave(&info->irq_spinlock,flags);
2176                         load_next_tx_holding_buffer(info);
2177                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2178                         goto cleanup;
2179                 }
2180
2181                 /* if operating in HDLC LoopMode and the adapter  */
2182                 /* has yet to be inserted into the loop, we can't */
2183                 /* transmit                                       */
2184
2185                 if ( (info->params.flags & HDLC_FLAG_HDLC_LOOPMODE) &&
2186                         !usc_loopmode_active(info) )
2187                 {
2188                         ret = 0;
2189                         goto cleanup;
2190                 }
2191
2192                 if ( info->xmit_cnt ) {
2193                         /* Send accumulated from send_char() calls */
2194                         /* as frame and wait before accepting more data. */
2195                         ret = 0;
2196
2197                         /* copy data from circular xmit_buf to */
2198                         /* transmit DMA buffer. */
2199                         mgsl_load_tx_dma_buffer(info,
2200                                 info->xmit_buf,info->xmit_cnt);
2201                         if ( debug_level >= DEBUG_LEVEL_INFO )
2202                                 printk( "%s(%d):mgsl_write(%s) sync xmit_cnt flushing\n",
2203                                         __FILE__,__LINE__,info->device_name);
2204                 } else {
2205                         if ( debug_level >= DEBUG_LEVEL_INFO )
2206                                 printk( "%s(%d):mgsl_write(%s) sync transmit accepted\n",
2207                                         __FILE__,__LINE__,info->device_name);
2208                         ret = count;
2209                         info->xmit_cnt = count;
2210                         mgsl_load_tx_dma_buffer(info,buf,count);
2211                 }
2212         } else {
2213                 while (1) {
2214                         spin_lock_irqsave(&info->irq_spinlock,flags);
2215                         c = min_t(int, count,
2216                                 min(SERIAL_XMIT_SIZE - info->xmit_cnt - 1,
2217                                     SERIAL_XMIT_SIZE - info->xmit_head));
2218                         if (c <= 0) {
2219                                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2220                                 break;
2221                         }
2222                         memcpy(info->xmit_buf + info->xmit_head, buf, c);
2223                         info->xmit_head = ((info->xmit_head + c) &
2224                                            (SERIAL_XMIT_SIZE-1));
2225                         info->xmit_cnt += c;
2226                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2227                         buf += c;
2228                         count -= c;
2229                         ret += c;
2230                 }
2231         }
2232
2233         if (info->xmit_cnt && !tty->stopped && !tty->hw_stopped) {
2234                 spin_lock_irqsave(&info->irq_spinlock,flags);
2235                 if (!info->tx_active)
2236                         usc_start_transmitter(info);
2237                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2238         }
2239 cleanup:
2240         if ( debug_level >= DEBUG_LEVEL_INFO )
2241                 printk( "%s(%d):mgsl_write(%s) returning=%d\n",
2242                         __FILE__,__LINE__,info->device_name,ret);
2243
2244         return ret;
2245
2246 }       /* end of mgsl_write() */
2247
2248 /* mgsl_write_room()
2249  *
2250  *      Return the count of free bytes in transmit buffer
2251  *
2252  * Arguments:           tty     pointer to tty info structure
2253  * Return Value:        None
2254  */
2255 static int mgsl_write_room(struct tty_struct *tty)
2256 {
2257         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2258         int     ret;
2259
2260         if (mgsl_paranoia_check(info, tty->name, "mgsl_write_room"))
2261                 return 0;
2262         ret = SERIAL_XMIT_SIZE - info->xmit_cnt - 1;
2263         if (ret < 0)
2264                 ret = 0;
2265
2266         if (debug_level >= DEBUG_LEVEL_INFO)
2267                 printk("%s(%d):mgsl_write_room(%s)=%d\n",
2268                          __FILE__,__LINE__, info->device_name,ret );
2269
2270         if ( info->params.mode == MGSL_MODE_HDLC ||
2271                 info->params.mode == MGSL_MODE_RAW ) {
2272                 /* operating in synchronous (frame oriented) mode */
2273                 if ( info->tx_active )
2274                         return 0;
2275                 else
2276                         return HDLC_MAX_FRAME_SIZE;
2277         }
2278
2279         return ret;
2280
2281 }       /* end of mgsl_write_room() */
2282
2283 /* mgsl_chars_in_buffer()
2284  *
2285  *      Return the count of bytes in transmit buffer
2286  *
2287  * Arguments:           tty     pointer to tty info structure
2288  * Return Value:        None
2289  */
2290 static int mgsl_chars_in_buffer(struct tty_struct *tty)
2291 {
2292         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2293
2294         if (debug_level >= DEBUG_LEVEL_INFO)
2295                 printk("%s(%d):mgsl_chars_in_buffer(%s)\n",
2296                          __FILE__,__LINE__, info->device_name );
2297
2298         if (mgsl_paranoia_check(info, tty->name, "mgsl_chars_in_buffer"))
2299                 return 0;
2300
2301         if (debug_level >= DEBUG_LEVEL_INFO)
2302                 printk("%s(%d):mgsl_chars_in_buffer(%s)=%d\n",
2303                          __FILE__,__LINE__, info->device_name,info->xmit_cnt );
2304
2305         if ( info->params.mode == MGSL_MODE_HDLC ||
2306                 info->params.mode == MGSL_MODE_RAW ) {
2307                 /* operating in synchronous (frame oriented) mode */
2308                 if ( info->tx_active )
2309                         return info->max_frame_size;
2310                 else
2311                         return 0;
2312         }
2313
2314         return info->xmit_cnt;
2315 }       /* end of mgsl_chars_in_buffer() */
2316
2317 /* mgsl_flush_buffer()
2318  *
2319  *      Discard all data in the send buffer
2320  *
2321  * Arguments:           tty     pointer to tty info structure
2322  * Return Value:        None
2323  */
2324 static void mgsl_flush_buffer(struct tty_struct *tty)
2325 {
2326         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2327         unsigned long flags;
2328
2329         if (debug_level >= DEBUG_LEVEL_INFO)
2330                 printk("%s(%d):mgsl_flush_buffer(%s) entry\n",
2331                          __FILE__,__LINE__, info->device_name );
2332
2333         if (mgsl_paranoia_check(info, tty->name, "mgsl_flush_buffer"))
2334                 return;
2335
2336         spin_lock_irqsave(&info->irq_spinlock,flags);
2337         info->xmit_cnt = info->xmit_head = info->xmit_tail = 0;
2338         del_timer(&info->tx_timer);
2339         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2340
2341         tty_wakeup(tty);
2342 }
2343
2344 /* mgsl_send_xchar()
2345  *
2346  *      Send a high-priority XON/XOFF character
2347  *
2348  * Arguments:           tty     pointer to tty info structure
2349  *                      ch      character to send
2350  * Return Value:        None
2351  */
2352 static void mgsl_send_xchar(struct tty_struct *tty, char ch)
2353 {
2354         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2355         unsigned long flags;
2356
2357         if (debug_level >= DEBUG_LEVEL_INFO)
2358                 printk("%s(%d):mgsl_send_xchar(%s,%d)\n",
2359                          __FILE__,__LINE__, info->device_name, ch );
2360
2361         if (mgsl_paranoia_check(info, tty->name, "mgsl_send_xchar"))
2362                 return;
2363
2364         info->x_char = ch;
2365         if (ch) {
2366                 /* Make sure transmit interrupts are on */
2367                 spin_lock_irqsave(&info->irq_spinlock,flags);
2368                 if (!info->tx_enabled)
2369                         usc_start_transmitter(info);
2370                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2371         }
2372 }       /* end of mgsl_send_xchar() */
2373
2374 /* mgsl_throttle()
2375  *
2376  *      Signal remote device to throttle send data (our receive data)
2377  *
2378  * Arguments:           tty     pointer to tty info structure
2379  * Return Value:        None
2380  */
2381 static void mgsl_throttle(struct tty_struct * tty)
2382 {
2383         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2384         unsigned long flags;
2385
2386         if (debug_level >= DEBUG_LEVEL_INFO)
2387                 printk("%s(%d):mgsl_throttle(%s) entry\n",
2388                          __FILE__,__LINE__, info->device_name );
2389
2390         if (mgsl_paranoia_check(info, tty->name, "mgsl_throttle"))
2391                 return;
2392
2393         if (I_IXOFF(tty))
2394                 mgsl_send_xchar(tty, STOP_CHAR(tty));
2395
2396         if (tty->termios->c_cflag & CRTSCTS) {
2397                 spin_lock_irqsave(&info->irq_spinlock,flags);
2398                 info->serial_signals &= ~SerialSignal_RTS;
2399                 usc_set_serial_signals(info);
2400                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2401         }
2402 }       /* end of mgsl_throttle() */
2403
2404 /* mgsl_unthrottle()
2405  *
2406  *      Signal remote device to stop throttling send data (our receive data)
2407  *
2408  * Arguments:           tty     pointer to tty info structure
2409  * Return Value:        None
2410  */
2411 static void mgsl_unthrottle(struct tty_struct * tty)
2412 {
2413         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2414         unsigned long flags;
2415
2416         if (debug_level >= DEBUG_LEVEL_INFO)
2417                 printk("%s(%d):mgsl_unthrottle(%s) entry\n",
2418                          __FILE__,__LINE__, info->device_name );
2419
2420         if (mgsl_paranoia_check(info, tty->name, "mgsl_unthrottle"))
2421                 return;
2422
2423         if (I_IXOFF(tty)) {
2424                 if (info->x_char)
2425                         info->x_char = 0;
2426                 else
2427                         mgsl_send_xchar(tty, START_CHAR(tty));
2428         }
2429
2430         if (tty->termios->c_cflag & CRTSCTS) {
2431                 spin_lock_irqsave(&info->irq_spinlock,flags);
2432                 info->serial_signals |= SerialSignal_RTS;
2433                 usc_set_serial_signals(info);
2434                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2435         }
2436
2437 }       /* end of mgsl_unthrottle() */
2438
2439 /* mgsl_get_stats()
2440  *
2441  *      get the current serial parameters information
2442  *
2443  * Arguments:   info            pointer to device instance data
2444  *              user_icount     pointer to buffer to hold returned stats
2445  *
2446  * Return Value:        0 if success, otherwise error code
2447  */
2448 static int mgsl_get_stats(struct mgsl_struct * info, struct mgsl_icount __user *user_icount)
2449 {
2450         int err;
2451
2452         if (debug_level >= DEBUG_LEVEL_INFO)
2453                 printk("%s(%d):mgsl_get_params(%s)\n",
2454                          __FILE__,__LINE__, info->device_name);
2455
2456         if (!user_icount) {
2457                 memset(&info->icount, 0, sizeof(info->icount));
2458         } else {
2459                 COPY_TO_USER(err, user_icount, &info->icount, sizeof(struct mgsl_icount));
2460                 if (err)
2461                         return -EFAULT;
2462         }
2463
2464         return 0;
2465
2466 }       /* end of mgsl_get_stats() */
2467
2468 /* mgsl_get_params()
2469  *
2470  *      get the current serial parameters information
2471  *
2472  * Arguments:   info            pointer to device instance data
2473  *              user_params     pointer to buffer to hold returned params
2474  *
2475  * Return Value:        0 if success, otherwise error code
2476  */
2477 static int mgsl_get_params(struct mgsl_struct * info, MGSL_PARAMS __user *user_params)
2478 {
2479         int err;
2480         if (debug_level >= DEBUG_LEVEL_INFO)
2481                 printk("%s(%d):mgsl_get_params(%s)\n",
2482                          __FILE__,__LINE__, info->device_name);
2483
2484         COPY_TO_USER(err,user_params, &info->params, sizeof(MGSL_PARAMS));
2485         if (err) {
2486                 if ( debug_level >= DEBUG_LEVEL_INFO )
2487                         printk( "%s(%d):mgsl_get_params(%s) user buffer copy failed\n",
2488                                 __FILE__,__LINE__,info->device_name);
2489                 return -EFAULT;
2490         }
2491
2492         return 0;
2493
2494 }       /* end of mgsl_get_params() */
2495
2496 /* mgsl_set_params()
2497  *
2498  *      set the serial parameters
2499  *
2500  * Arguments:
2501  *
2502  *      info            pointer to device instance data
2503  *      new_params      user buffer containing new serial params
2504  *
2505  * Return Value:        0 if success, otherwise error code
2506  */
2507 static int mgsl_set_params(struct mgsl_struct * info, MGSL_PARAMS __user *new_params)
2508 {
2509         unsigned long flags;
2510         MGSL_PARAMS tmp_params;
2511         int err;
2512
2513         if (debug_level >= DEBUG_LEVEL_INFO)
2514                 printk("%s(%d):mgsl_set_params %s\n", __FILE__,__LINE__,
2515                         info->device_name );
2516         COPY_FROM_USER(err,&tmp_params, new_params, sizeof(MGSL_PARAMS));
2517         if (err) {
2518                 if ( debug_level >= DEBUG_LEVEL_INFO )
2519                         printk( "%s(%d):mgsl_set_params(%s) user buffer copy failed\n",
2520                                 __FILE__,__LINE__,info->device_name);
2521                 return -EFAULT;
2522         }
2523
2524         spin_lock_irqsave(&info->irq_spinlock,flags);
2525         memcpy(&info->params,&tmp_params,sizeof(MGSL_PARAMS));
2526         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2527
2528         mgsl_change_params(info);
2529
2530         return 0;
2531
2532 }       /* end of mgsl_set_params() */
2533
2534 /* mgsl_get_txidle()
2535  *
2536  *      get the current transmit idle mode
2537  *
2538  * Arguments:   info            pointer to device instance data
2539  *              idle_mode       pointer to buffer to hold returned idle mode
2540  *
2541  * Return Value:        0 if success, otherwise error code
2542  */
2543 static int mgsl_get_txidle(struct mgsl_struct * info, int __user *idle_mode)
2544 {
2545         int err;
2546
2547         if (debug_level >= DEBUG_LEVEL_INFO)
2548                 printk("%s(%d):mgsl_get_txidle(%s)=%d\n",
2549                          __FILE__,__LINE__, info->device_name, info->idle_mode);
2550
2551         COPY_TO_USER(err,idle_mode, &info->idle_mode, sizeof(int));
2552         if (err) {
2553                 if ( debug_level >= DEBUG_LEVEL_INFO )
2554                         printk( "%s(%d):mgsl_get_txidle(%s) user buffer copy failed\n",
2555                                 __FILE__,__LINE__,info->device_name);
2556                 return -EFAULT;
2557         }
2558
2559         return 0;
2560
2561 }       /* end of mgsl_get_txidle() */
2562
2563 /* mgsl_set_txidle()    service ioctl to set transmit idle mode
2564  *
2565  * Arguments:           info            pointer to device instance data
2566  *                      idle_mode       new idle mode
2567  *
2568  * Return Value:        0 if success, otherwise error code
2569  */
2570 static int mgsl_set_txidle(struct mgsl_struct * info, int idle_mode)
2571 {
2572         unsigned long flags;
2573
2574         if (debug_level >= DEBUG_LEVEL_INFO)
2575                 printk("%s(%d):mgsl_set_txidle(%s,%d)\n", __FILE__,__LINE__,
2576                         info->device_name, idle_mode );
2577
2578         spin_lock_irqsave(&info->irq_spinlock,flags);
2579         info->idle_mode = idle_mode;
2580         usc_set_txidle( info );
2581         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2582         return 0;
2583
2584 }       /* end of mgsl_set_txidle() */
2585
2586 /* mgsl_txenable()
2587  *
2588  *      enable or disable the transmitter
2589  *
2590  * Arguments:
2591  *
2592  *      info            pointer to device instance data
2593  *      enable          1 = enable, 0 = disable
2594  *
2595  * Return Value:        0 if success, otherwise error code
2596  */
2597 static int mgsl_txenable(struct mgsl_struct * info, int enable)
2598 {
2599         unsigned long flags;
2600
2601         if (debug_level >= DEBUG_LEVEL_INFO)
2602                 printk("%s(%d):mgsl_txenable(%s,%d)\n", __FILE__,__LINE__,
2603                         info->device_name, enable);
2604
2605         spin_lock_irqsave(&info->irq_spinlock,flags);
2606         if ( enable ) {
2607                 if ( !info->tx_enabled ) {
2608
2609                         usc_start_transmitter(info);
2610                         /*--------------------------------------------------
2611                          * if HDLC/SDLC Loop mode, attempt to insert the
2612                          * station in the 'loop' by setting CMR:13. Upon
2613                          * receipt of the next GoAhead (RxAbort) sequence,
2614                          * the OnLoop indicator (CCSR:7) should go active
2615                          * to indicate that we are on the loop
2616                          *--------------------------------------------------*/
2617                         if ( info->params.flags & HDLC_FLAG_HDLC_LOOPMODE )
2618                                 usc_loopmode_insert_request( info );
2619                 }
2620         } else {
2621                 if ( info->tx_enabled )
2622                         usc_stop_transmitter(info);
2623         }
2624         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2625         return 0;
2626
2627 }       /* end of mgsl_txenable() */
2628
2629 /* mgsl_txabort()       abort send HDLC frame
2630  *
2631  * Arguments:           info            pointer to device instance data
2632  * Return Value:        0 if success, otherwise error code
2633  */
2634 static int mgsl_txabort(struct mgsl_struct * info)
2635 {
2636         unsigned long flags;
2637
2638         if (debug_level >= DEBUG_LEVEL_INFO)
2639                 printk("%s(%d):mgsl_txabort(%s)\n", __FILE__,__LINE__,
2640                         info->device_name);
2641
2642         spin_lock_irqsave(&info->irq_spinlock,flags);
2643         if ( info->tx_active && info->params.mode == MGSL_MODE_HDLC )
2644         {
2645                 if ( info->params.flags & HDLC_FLAG_HDLC_LOOPMODE )
2646                         usc_loopmode_cancel_transmit( info );
2647                 else
2648                         usc_TCmd(info,TCmd_SendAbort);
2649         }
2650         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2651         return 0;
2652
2653 }       /* end of mgsl_txabort() */
2654
2655 /* mgsl_rxenable()      enable or disable the receiver
2656  *
2657  * Arguments:           info            pointer to device instance data
2658  *                      enable          1 = enable, 0 = disable
2659  * Return Value:        0 if success, otherwise error code
2660  */
2661 static int mgsl_rxenable(struct mgsl_struct * info, int enable)
2662 {
2663         unsigned long flags;
2664
2665         if (debug_level >= DEBUG_LEVEL_INFO)
2666                 printk("%s(%d):mgsl_rxenable(%s,%d)\n", __FILE__,__LINE__,
2667                         info->device_name, enable);
2668
2669         spin_lock_irqsave(&info->irq_spinlock,flags);
2670         if ( enable ) {
2671                 if ( !info->rx_enabled )
2672                         usc_start_receiver(info);
2673         } else {
2674                 if ( info->rx_enabled )
2675                         usc_stop_receiver(info);
2676         }
2677         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2678         return 0;
2679
2680 }       /* end of mgsl_rxenable() */
2681
2682 /* mgsl_wait_event()    wait for specified event to occur
2683  *
2684  * Arguments:           info    pointer to device instance data
2685  *                      mask    pointer to bitmask of events to wait for
2686  * Return Value:        0       if successful and bit mask updated with
2687  *                              of events triggerred,
2688  *                      otherwise error code
2689  */
2690 static int mgsl_wait_event(struct mgsl_struct * info, int __user * mask_ptr)
2691 {
2692         unsigned long flags;
2693         int s;
2694         int rc=0;
2695         struct mgsl_icount cprev, cnow;
2696         int events;
2697         int mask;
2698         struct  _input_signal_events oldsigs, newsigs;
2699         DECLARE_WAITQUEUE(wait, current);
2700
2701         COPY_FROM_USER(rc,&mask, mask_ptr, sizeof(int));
2702         if (rc) {
2703                 return  -EFAULT;
2704         }
2705
2706         if (debug_level >= DEBUG_LEVEL_INFO)
2707                 printk("%s(%d):mgsl_wait_event(%s,%d)\n", __FILE__,__LINE__,
2708                         info->device_name, mask);
2709
2710         spin_lock_irqsave(&info->irq_spinlock,flags);
2711
2712         /* return immediately if state matches requested events */
2713         usc_get_serial_signals(info);
2714         s = info->serial_signals;
2715         events = mask &
2716                 ( ((s & SerialSignal_DSR) ? MgslEvent_DsrActive:MgslEvent_DsrInactive) +
2717                   ((s & SerialSignal_DCD) ? MgslEvent_DcdActive:MgslEvent_DcdInactive) +
2718                   ((s & SerialSignal_CTS) ? MgslEvent_CtsActive:MgslEvent_CtsInactive) +
2719                   ((s & SerialSignal_RI)  ? MgslEvent_RiActive :MgslEvent_RiInactive) );
2720         if (events) {
2721                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2722                 goto exit;
2723         }
2724
2725         /* save current irq counts */
2726         cprev = info->icount;
2727         oldsigs = info->input_signal_events;
2728
2729         /* enable hunt and idle irqs if needed */
2730         if (mask & (MgslEvent_ExitHuntMode + MgslEvent_IdleReceived)) {
2731                 u16 oldreg = usc_InReg(info,RICR);
2732                 u16 newreg = oldreg +
2733                          (mask & MgslEvent_ExitHuntMode ? RXSTATUS_EXITED_HUNT:0) +
2734                          (mask & MgslEvent_IdleReceived ? RXSTATUS_IDLE_RECEIVED:0);
2735                 if (oldreg != newreg)
2736                         usc_OutReg(info, RICR, newreg);
2737         }
2738
2739         set_current_state(TASK_INTERRUPTIBLE);
2740         add_wait_queue(&info->event_wait_q, &wait);
2741
2742         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2743
2744
2745         for(;;) {
2746                 schedule();
2747                 if (signal_pending(current)) {
2748                         rc = -ERESTARTSYS;
2749                         break;
2750                 }
2751
2752                 /* get current irq counts */
2753                 spin_lock_irqsave(&info->irq_spinlock,flags);
2754                 cnow = info->icount;
2755                 newsigs = info->input_signal_events;
2756                 set_current_state(TASK_INTERRUPTIBLE);
2757                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2758
2759                 /* if no change, wait aborted for some reason */
2760                 if (newsigs.dsr_up   == oldsigs.dsr_up   &&
2761                     newsigs.dsr_down == oldsigs.dsr_down &&
2762                     newsigs.dcd_up   == oldsigs.dcd_up   &&
2763                     newsigs.dcd_down == oldsigs.dcd_down &&
2764                     newsigs.cts_up   == oldsigs.cts_up   &&
2765                     newsigs.cts_down == oldsigs.cts_down &&
2766                     newsigs.ri_up    == oldsigs.ri_up    &&
2767                     newsigs.ri_down  == oldsigs.ri_down  &&
2768                     cnow.exithunt    == cprev.exithunt   &&
2769                     cnow.rxidle      == cprev.rxidle) {
2770                         rc = -EIO;
2771                         break;
2772                 }
2773
2774                 events = mask &
2775                         ( (newsigs.dsr_up   != oldsigs.dsr_up   ? MgslEvent_DsrActive:0)   +
2776                         (newsigs.dsr_down != oldsigs.dsr_down ? MgslEvent_DsrInactive:0) +
2777                         (newsigs.dcd_up   != oldsigs.dcd_up   ? MgslEvent_DcdActive:0)   +
2778                         (newsigs.dcd_down != oldsigs.dcd_down ? MgslEvent_DcdInactive:0) +
2779                         (newsigs.cts_up   != oldsigs.cts_up   ? MgslEvent_CtsActive:0)   +
2780                         (newsigs.cts_down != oldsigs.cts_down ? MgslEvent_CtsInactive:0) +
2781                         (newsigs.ri_up    != oldsigs.ri_up    ? MgslEvent_RiActive:0)    +
2782                         (newsigs.ri_down  != oldsigs.ri_down  ? MgslEvent_RiInactive:0)  +
2783                         (cnow.exithunt    != cprev.exithunt   ? MgslEvent_ExitHuntMode:0) +
2784                           (cnow.rxidle      != cprev.rxidle     ? MgslEvent_IdleReceived:0) );
2785                 if (events)
2786                         break;
2787
2788                 cprev = cnow;
2789                 oldsigs = newsigs;
2790         }
2791
2792         remove_wait_queue(&info->event_wait_q, &wait);
2793         set_current_state(TASK_RUNNING);
2794
2795         if (mask & (MgslEvent_ExitHuntMode + MgslEvent_IdleReceived)) {
2796                 spin_lock_irqsave(&info->irq_spinlock,flags);
2797                 if (!waitqueue_active(&info->event_wait_q)) {
2798                         /* disable enable exit hunt mode/idle rcvd IRQs */
2799                         usc_OutReg(info, RICR, usc_InReg(info,RICR) &
2800                                 ~(RXSTATUS_EXITED_HUNT + RXSTATUS_IDLE_RECEIVED));
2801                 }
2802                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2803         }
2804 exit:
2805         if ( rc == 0 )
2806                 PUT_USER(rc, events, mask_ptr);
2807
2808         return rc;
2809
2810 }       /* end of mgsl_wait_event() */
2811
2812 static int modem_input_wait(struct mgsl_struct *info,int arg)
2813 {
2814         unsigned long flags;
2815         int rc;
2816         struct mgsl_icount cprev, cnow;
2817         DECLARE_WAITQUEUE(wait, current);
2818
2819         /* save current irq counts */
2820         spin_lock_irqsave(&info->irq_spinlock,flags);
2821         cprev = info->icount;
2822         add_wait_queue(&info->status_event_wait_q, &wait);
2823         set_current_state(TASK_INTERRUPTIBLE);
2824         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2825
2826         for(;;) {
2827                 schedule();
2828                 if (signal_pending(current)) {
2829                         rc = -ERESTARTSYS;
2830                         break;
2831                 }
2832
2833                 /* get new irq counts */
2834                 spin_lock_irqsave(&info->irq_spinlock,flags);
2835                 cnow = info->icount;
2836                 set_current_state(TASK_INTERRUPTIBLE);
2837                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2838
2839                 /* if no change, wait aborted for some reason */
2840                 if (cnow.rng == cprev.rng && cnow.dsr == cprev.dsr &&
2841                     cnow.dcd == cprev.dcd && cnow.cts == cprev.cts) {
2842                         rc = -EIO;
2843                         break;
2844                 }
2845
2846                 /* check for change in caller specified modem input */
2847                 if ((arg & TIOCM_RNG && cnow.rng != cprev.rng) ||
2848                     (arg & TIOCM_DSR && cnow.dsr != cprev.dsr) ||
2849                     (arg & TIOCM_CD  && cnow.dcd != cprev.dcd) ||
2850                     (arg & TIOCM_CTS && cnow.cts != cprev.cts)) {
2851                         rc = 0;
2852                         break;
2853                 }
2854
2855                 cprev = cnow;
2856         }
2857         remove_wait_queue(&info->status_event_wait_q, &wait);
2858         set_current_state(TASK_RUNNING);
2859         return rc;
2860 }
2861
2862 /* return the state of the serial control and status signals
2863  */
2864 static int tiocmget(struct tty_struct *tty, struct file *file)
2865 {
2866         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2867         unsigned int result;
2868         unsigned long flags;
2869
2870         spin_lock_irqsave(&info->irq_spinlock,flags);
2871         usc_get_serial_signals(info);
2872         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2873
2874         result = ((info->serial_signals & SerialSignal_RTS) ? TIOCM_RTS:0) +
2875                 ((info->serial_signals & SerialSignal_DTR) ? TIOCM_DTR:0) +
2876                 ((info->serial_signals & SerialSignal_DCD) ? TIOCM_CAR:0) +
2877                 ((info->serial_signals & SerialSignal_RI)  ? TIOCM_RNG:0) +
2878                 ((info->serial_signals & SerialSignal_DSR) ? TIOCM_DSR:0) +
2879                 ((info->serial_signals & SerialSignal_CTS) ? TIOCM_CTS:0);
2880
2881         if (debug_level >= DEBUG_LEVEL_INFO)
2882                 printk("%s(%d):%s tiocmget() value=%08X\n",
2883                          __FILE__,__LINE__, info->device_name, result );
2884         return result;
2885 }
2886
2887 /* set modem control signals (DTR/RTS)
2888  */
2889 static int tiocmset(struct tty_struct *tty, struct file *file,
2890                     unsigned int set, unsigned int clear)
2891 {
2892         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2893         unsigned long flags;
2894
2895         if (debug_level >= DEBUG_LEVEL_INFO)
2896                 printk("%s(%d):%s tiocmset(%x,%x)\n",
2897                         __FILE__,__LINE__,info->device_name, set, clear);
2898
2899         if (set & TIOCM_RTS)
2900                 info->serial_signals |= SerialSignal_RTS;
2901         if (set & TIOCM_DTR)
2902                 info->serial_signals |= SerialSignal_DTR;
2903         if (clear & TIOCM_RTS)
2904                 info->serial_signals &= ~SerialSignal_RTS;
2905         if (clear & TIOCM_DTR)
2906                 info->serial_signals &= ~SerialSignal_DTR;
2907
2908         spin_lock_irqsave(&info->irq_spinlock,flags);
2909         usc_set_serial_signals(info);
2910         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2911
2912         return 0;
2913 }
2914
2915 /* mgsl_break()         Set or clear transmit break condition
2916  *
2917  * Arguments:           tty             pointer to tty instance data
2918  *                      break_state     -1=set break condition, 0=clear
2919  * Return Value:        None
2920  */
2921 static void mgsl_break(struct tty_struct *tty, int break_state)
2922 {
2923         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
2924         unsigned long flags;
2925
2926         if (debug_level >= DEBUG_LEVEL_INFO)
2927                 printk("%s(%d):mgsl_break(%s,%d)\n",
2928                          __FILE__,__LINE__, info->device_name, break_state);
2929
2930         if (mgsl_paranoia_check(info, tty->name, "mgsl_break"))
2931                 return;
2932
2933         spin_lock_irqsave(&info->irq_spinlock,flags);
2934         if (break_state == -1)
2935                 usc_OutReg(info,IOCR,(u16)(usc_InReg(info,IOCR) | BIT7));
2936         else
2937                 usc_OutReg(info,IOCR,(u16)(usc_InReg(info,IOCR) & ~BIT7));
2938         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2939
2940 }       /* end of mgsl_break() */
2941
2942 /* mgsl_ioctl() Service an IOCTL request
2943  *
2944  * Arguments:
2945  *
2946  *      tty     pointer to tty instance data
2947  *      file    pointer to associated file object for device
2948  *      cmd     IOCTL command code
2949  *      arg     command argument/context
2950  *
2951  * Return Value:        0 if success, otherwise error code
2952  */
2953 static int mgsl_ioctl(struct tty_struct *tty, struct file * file,
2954                     unsigned int cmd, unsigned long arg)
2955 {
2956         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
2957
2958         if (debug_level >= DEBUG_LEVEL_INFO)
2959                 printk("%s(%d):mgsl_ioctl %s cmd=%08X\n", __FILE__,__LINE__,
2960                         info->device_name, cmd );
2961
2962         if (mgsl_paranoia_check(info, tty->name, "mgsl_ioctl"))
2963                 return -ENODEV;
2964
2965         if ((cmd != TIOCGSERIAL) && (cmd != TIOCSSERIAL) &&
2966             (cmd != TIOCMIWAIT) && (cmd != TIOCGICOUNT)) {
2967                 if (tty->flags & (1 << TTY_IO_ERROR))
2968                     return -EIO;
2969         }
2970
2971         return mgsl_ioctl_common(info, cmd, arg);
2972 }
2973
2974 static int mgsl_ioctl_common(struct mgsl_struct *info, unsigned int cmd, unsigned long arg)
2975 {
2976         int error;
2977         struct mgsl_icount cnow;        /* kernel counter temps */
2978         void __user *argp = (void __user *)arg;
2979         struct serial_icounter_struct __user *p_cuser;  /* user space */
2980         unsigned long flags;
2981
2982         switch (cmd) {
2983                 case MGSL_IOCGPARAMS:
2984                         return mgsl_get_params(info, argp);
2985                 case MGSL_IOCSPARAMS:
2986                         return mgsl_set_params(info, argp);
2987                 case MGSL_IOCGTXIDLE:
2988                         return mgsl_get_txidle(info, argp);
2989                 case MGSL_IOCSTXIDLE:
2990                         return mgsl_set_txidle(info,(int)arg);
2991                 case MGSL_IOCTXENABLE:
2992                         return mgsl_txenable(info,(int)arg);
2993                 case MGSL_IOCRXENABLE:
2994                         return mgsl_rxenable(info,(int)arg);
2995                 case MGSL_IOCTXABORT:
2996                         return mgsl_txabort(info);
2997                 case MGSL_IOCGSTATS:
2998                         return mgsl_get_stats(info, argp);
2999                 case MGSL_IOCWAITEVENT:
3000                         return mgsl_wait_event(info, argp);
3001                 case MGSL_IOCLOOPTXDONE:
3002                         return mgsl_loopmode_send_done(info);
3003                 /* Wait for modem input (DCD,RI,DSR,CTS) change
3004                  * as specified by mask in arg (TIOCM_RNG/DSR/CD/CTS)
3005                  */
3006                 case TIOCMIWAIT:
3007                         return modem_input_wait(info,(int)arg);
3008
3009                 /*
3010                  * Get counter of input serial line interrupts (DCD,RI,DSR,CTS)
3011                  * Return: write counters to the user passed counter struct
3012                  * NB: both 1->0 and 0->1 transitions are counted except for
3013                  *     RI where only 0->1 is counted.
3014                  */
3015                 case TIOCGICOUNT:
3016                         spin_lock_irqsave(&info->irq_spinlock,flags);
3017                         cnow = info->icount;
3018                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
3019                         p_cuser = argp;
3020                         PUT_USER(error,cnow.cts, &p_cuser->cts);
3021                         if (error) return error;
3022                         PUT_USER(error,cnow.dsr, &p_cuser->dsr);
3023                         if (error) return error;
3024                         PUT_USER(error,cnow.rng, &p_cuser->rng);
3025                         if (error) return error;
3026                         PUT_USER(error,cnow.dcd, &p_cuser->dcd);
3027                         if (error) return error;
3028                         PUT_USER(error,cnow.rx, &p_cuser->rx);
3029                         if (error) return error;
3030                         PUT_USER(error,cnow.tx, &p_cuser->tx);
3031                         if (error) return error;
3032                         PUT_USER(error,cnow.frame, &p_cuser->frame);
3033                         if (error) return error;
3034                         PUT_USER(error,cnow.overrun, &p_cuser->overrun);
3035                         if (error) return error;
3036                         PUT_USER(error,cnow.parity, &p_cuser->parity);
3037                         if (error) return error;
3038                         PUT_USER(error,cnow.brk, &p_cuser->brk);
3039                         if (error) return error;
3040                         PUT_USER(error,cnow.buf_overrun, &p_cuser->buf_overrun);
3041                         if (error) return error;
3042                         return 0;
3043                 default:
3044                         return -ENOIOCTLCMD;
3045         }
3046         return 0;
3047 }
3048
3049 /* mgsl_set_termios()
3050  *
3051  *      Set new termios settings
3052  *
3053  * Arguments:
3054  *
3055  *      tty             pointer to tty structure
3056  *      termios         pointer to buffer to hold returned old termios
3057  *
3058  * Return Value:                None
3059  */
3060 static void mgsl_set_termios(struct tty_struct *tty, struct ktermios *old_termios)
3061 {
3062         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
3063         unsigned long flags;
3064
3065         if (debug_level >= DEBUG_LEVEL_INFO)
3066                 printk("%s(%d):mgsl_set_termios %s\n", __FILE__,__LINE__,
3067                         tty->driver->name );
3068
3069         /* just return if nothing has changed */
3070         if ((tty->termios->c_cflag == old_termios->c_cflag)
3071             && (RELEVANT_IFLAG(tty->termios->c_iflag)
3072                 == RELEVANT_IFLAG(old_termios->c_iflag)))
3073           return;
3074
3075         mgsl_change_params(info);
3076
3077         /* Handle transition to B0 status */
3078         if (old_termios->c_cflag & CBAUD &&
3079             !(tty->termios->c_cflag & CBAUD)) {
3080                 info->serial_signals &= ~(SerialSignal_RTS + SerialSignal_DTR);
3081                 spin_lock_irqsave(&info->irq_spinlock,flags);
3082                 usc_set_serial_signals(info);
3083                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
3084         }
3085
3086         /* Handle transition away from B0 status */
3087         if (!(old_termios->c_cflag & CBAUD) &&
3088             tty->termios->c_cflag & CBAUD) {
3089                 info->serial_signals |= SerialSignal_DTR;
3090                 if (!(tty->termios->c_cflag & CRTSCTS) ||
3091                     !test_bit(TTY_THROTTLED, &tty->flags)) {
3092                         info->serial_signals |= SerialSignal_RTS;
3093                 }
3094                 spin_lock_irqsave(&info->irq_spinlock,flags);
3095                 usc_set_serial_signals(info);
3096                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
3097         }
3098
3099         /* Handle turning off CRTSCTS */
3100         if (old_termios->c_cflag & CRTSCTS &&
3101             !(tty->termios->c_cflag & CRTSCTS)) {
3102                 tty->hw_stopped = 0;
3103                 mgsl_start(tty);
3104         }
3105
3106 }       /* end of mgsl_set_termios() */
3107
3108 /* mgsl_close()
3109  *
3110  *      Called when port is closed. Wait for remaining data to be
3111  *      sent. Disable port and free resources.
3112  *
3113  * Arguments:
3114  *
3115  *      tty     pointer to open tty structure
3116  *      filp    pointer to open file object
3117  *
3118  * Return Value:        None
3119  */
3120 static void mgsl_close(struct tty_struct *tty, struct file * filp)
3121 {
3122         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
3123
3124         if (mgsl_paranoia_check(info, tty->name, "mgsl_close"))
3125                 return;
3126
3127         if (debug_level >= DEBUG_LEVEL_INFO)
3128                 printk("%s(%d):mgsl_close(%s) entry, count=%d\n",
3129                          __FILE__,__LINE__, info->device_name, info->count);
3130
3131         if (!info->count)
3132                 return;
3133
3134         if (tty_hung_up_p(filp))
3135                 goto cleanup;
3136
3137         if ((tty->count == 1) && (info->count != 1)) {
3138                 /*
3139                  * tty->count is 1 and the tty structure will be freed.
3140                  * info->count should be one in this case.
3141                  * if it's not, correct it so that the port is shutdown.
3142                  */
3143                 printk("mgsl_close: bad refcount; tty->count is 1, "
3144                        "info->count is %d\n", info->count);
3145                 info->count = 1;
3146         }
3147
3148         info->count--;
3149
3150         /* if at least one open remaining, leave hardware active */
3151         if (info->count)
3152                 goto cleanup;
3153
3154         info->flags |= ASYNC_CLOSING;
3155
3156         /* set tty->closing to notify line discipline to
3157          * only process XON/XOFF characters. Only the N_TTY
3158          * discipline appears to use this (ppp does not).
3159          */
3160         tty->closing = 1;
3161
3162         /* wait for transmit data to clear all layers */
3163
3164         if (info->closing_wait != ASYNC_CLOSING_WAIT_NONE) {
3165                 if (debug_level >= DEBUG_LEVEL_INFO)
3166                         printk("%s(%d):mgsl_close(%s) calling tty_wait_until_sent\n",
3167                                  __FILE__,__LINE__, info->device_name );
3168                 tty_wait_until_sent(tty, info->closing_wait);
3169         }
3170
3171         if (info->flags & ASYNC_INITIALIZED)
3172                 mgsl_wait_until_sent(tty, info->timeout);
3173
3174         if (tty->driver->flush_buffer)
3175                 tty->driver->flush_buffer(tty);
3176
3177         tty_ldisc_flush(tty);
3178
3179         shutdown(info);
3180
3181         tty->closing = 0;
3182         info->tty = NULL;
3183
3184         if (info->blocked_open) {
3185                 if (info->close_delay) {
3186                         msleep_interruptible(jiffies_to_msecs(info->close_delay));
3187                 }
3188                 wake_up_interruptible(&info->open_wait);
3189         }
3190
3191         info->flags &= ~(ASYNC_NORMAL_ACTIVE|ASYNC_CLOSING);
3192
3193         wake_up_interruptible(&info->close_wait);
3194
3195 cleanup:
3196         if (debug_level >= DEBUG_LEVEL_INFO)
3197                 printk("%s(%d):mgsl_close(%s) exit, count=%d\n", __FILE__,__LINE__,
3198                         tty->driver->name, info->count);
3199
3200 }       /* end of mgsl_close() */
3201
3202 /* mgsl_wait_until_sent()
3203  *
3204  *      Wait until the transmitter is empty.
3205  *
3206  * Arguments:
3207  *
3208  *      tty             pointer to tty info structure
3209  *      timeout         time to wait for send completion
3210  *
3211  * Return Value:        None
3212  */
3213 static void mgsl_wait_until_sent(struct tty_struct *tty, int timeout)
3214 {
3215         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
3216         unsigned long orig_jiffies, char_time;
3217
3218         if (!info )
3219                 return;
3220
3221         if (debug_level >= DEBUG_LEVEL_INFO)
3222                 printk("%s(%d):mgsl_wait_until_sent(%s) entry\n",
3223                          __FILE__,__LINE__, info->device_name );
3224
3225         if (mgsl_paranoia_check(info, tty->name, "mgsl_wait_until_sent"))
3226                 return;
3227
3228         if (!(info->flags & ASYNC_INITIALIZED))
3229                 goto exit;
3230
3231         orig_jiffies = jiffies;
3232
3233         /* Set check interval to 1/5 of estimated time to
3234          * send a character, and make it at least 1. The check
3235          * interval should also be less than the timeout.
3236          * Note: use tight timings here to satisfy the NIST-PCTS.
3237          */
3238
3239         if ( info->params.data_rate ) {
3240                 char_time = info->timeout/(32 * 5);
3241                 if (!char_time)
3242                         char_time++;
3243         } else
3244                 char_time = 1;
3245
3246         if (timeout)
3247                 char_time = min_t(unsigned long, char_time, timeout);
3248
3249         if ( info->params.mode == MGSL_MODE_HDLC ||
3250                 info->params.mode == MGSL_MODE_RAW ) {
3251                 while (info->tx_active) {
3252                         msleep_interruptible(jiffies_to_msecs(char_time));
3253                         if (signal_pending(current))
3254                                 break;
3255                         if (timeout && time_after(jiffies, orig_jiffies + timeout))
3256                                 break;
3257                 }
3258         } else {
3259                 while (!(usc_InReg(info,TCSR) & TXSTATUS_ALL_SENT) &&
3260                         info->tx_enabled) {
3261                         msleep_interruptible(jiffies_to_msecs(char_time));
3262                         if (signal_pending(current))
3263                                 break;
3264                         if (timeout && time_after(jiffies, orig_jiffies + timeout))
3265                                 break;
3266                 }
3267         }
3268
3269 exit:
3270         if (debug_level >= DEBUG_LEVEL_INFO)
3271                 printk("%s(%d):mgsl_wait_until_sent(%s) exit\n",
3272                          __FILE__,__LINE__, info->device_name );
3273
3274 }       /* end of mgsl_wait_until_sent() */
3275
3276 /* mgsl_hangup()
3277  *
3278  *      Called by tty_hangup() when a hangup is signaled.
3279  *      This is the same as to closing all open files for the port.
3280  *
3281  * Arguments:           tty     pointer to associated tty object
3282  * Return Value:        None
3283  */
3284 static void mgsl_hangup(struct tty_struct *tty)
3285 {
3286         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
3287
3288         if (debug_level >= DEBUG_LEVEL_INFO)
3289                 printk("%s(%d):mgsl_hangup(%s)\n",
3290                          __FILE__,__LINE__, info->device_name );
3291
3292         if (mgsl_paranoia_check(info, tty->name, "mgsl_hangup"))
3293                 return;
3294
3295         mgsl_flush_buffer(tty);
3296         shutdown(info);
3297
3298         info->count = 0;
3299         info->flags &= ~ASYNC_NORMAL_ACTIVE;
3300         info->tty = NULL;
3301
3302         wake_up_interruptible(&info->open_wait);
3303
3304 }       /* end of mgsl_hangup() */
3305
3306 /* block_til_ready()
3307  *
3308  *      Block the current process until the specified port
3309  *      is ready to be opened.
3310  *
3311  * Arguments:
3312  *
3313  *      tty             pointer to tty info structure
3314  *      filp            pointer to open file object
3315  *      info            pointer to device instance data
3316  *
3317  * Return Value:        0 if success, otherwise error code
3318  */
3319 static int block_til_ready(struct tty_struct *tty, struct file * filp,
3320                            struct mgsl_struct *info)
3321 {
3322         DECLARE_WAITQUEUE(wait, current);
3323         int             retval;
3324         int             do_clocal = 0, extra_count = 0;
3325         unsigned long   flags;
3326
3327         if (debug_level >= DEBUG_LEVEL_INFO)
3328                 printk("%s(%d):block_til_ready on %s\n",
3329                          __FILE__,__LINE__, tty->driver->name );
3330
3331         if (filp->f_flags & O_NONBLOCK || tty->flags & (1 << TTY_IO_ERROR)){
3332                 /* nonblock mode is set or port is not enabled */
3333                 info->flags |= ASYNC_NORMAL_ACTIVE;
3334                 return 0;
3335         }
3336
3337         if (tty->termios->c_cflag & CLOCAL)
3338                 do_clocal = 1;
3339
3340         /* Wait for carrier detect and the line to become
3341          * free (i.e., not in use by the callout).  While we are in
3342          * this loop, info->count is dropped by one, so that
3343          * mgsl_close() knows when to free things.  We restore it upon
3344          * exit, either normal or abnormal.
3345          */
3346
3347         retval = 0;
3348         add_wait_queue(&info->open_wait, &wait);
3349
3350         if (debug_level >= DEBUG_LEVEL_INFO)
3351                 printk("%s(%d):block_til_ready before block on %s count=%d\n",
3352                          __FILE__,__LINE__, tty->driver->name, info->count );
3353
3354         spin_lock_irqsave(&info->irq_spinlock, flags);
3355         if (!tty_hung_up_p(filp)) {
3356                 extra_count = 1;
3357                 info->count--;
3358         }
3359         spin_unlock_irqrestore(&info->irq_spinlock, flags);
3360         info->blocked_open++;
3361
3362         while (1) {
3363                 if (tty->termios->c_cflag & CBAUD) {
3364                         spin_lock_irqsave(&info->irq_spinlock,flags);
3365                         info->serial_signals |= SerialSignal_RTS + SerialSignal_DTR;
3366                         usc_set_serial_signals(info);
3367                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
3368                 }
3369
3370                 set_current_state(TASK_INTERRUPTIBLE);
3371
3372                 if (tty_hung_up_p(filp) || !(info->flags & ASYNC_INITIALIZED)){
3373                         retval = (info->flags & ASYNC_HUP_NOTIFY) ?
3374                                         -EAGAIN : -ERESTARTSYS;
3375                         break;
3376                 }
3377
3378                 spin_lock_irqsave(&info->irq_spinlock,flags);
3379                 usc_get_serial_signals(info);
3380                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
3381
3382                 if (!(info->flags & ASYNC_CLOSING) &&
3383                     (do_clocal || (info->serial_signals & SerialSignal_DCD)) ) {
3384                         break;
3385                 }
3386
3387                 if (signal_pending(current)) {
3388                         retval = -ERESTARTSYS;
3389                         break;
3390                 }
3391
3392                 if (debug_level >= DEBUG_LEVEL_INFO)
3393                         printk("%s(%d):block_til_ready blocking on %s count=%d\n",
3394                                  __FILE__,__LINE__, tty->driver->name, info->count );
3395
3396                 schedule();
3397         }
3398
3399         set_current_state(TASK_RUNNING);
3400         remove_wait_queue(&info->open_wait, &wait);
3401
3402         if (extra_count)
3403                 info->count++;
3404         info->blocked_open--;
3405
3406         if (debug_level >= DEBUG_LEVEL_INFO)
3407                 printk("%s(%d):block_til_ready after blocking on %s count=%d\n",
3408                          __FILE__,__LINE__, tty->driver->name, info->count );
3409
3410         if (!retval)
3411                 info->flags |= ASYNC_NORMAL_ACTIVE;
3412
3413         return retval;
3414
3415 }       /* end of block_til_ready() */
3416
3417 /* mgsl_open()
3418  *
3419  *      Called when a port is opened.  Init and enable port.
3420  *      Perform serial-specific initialization for the tty structure.
3421  *
3422  * Arguments:           tty     pointer to tty info structure
3423  *                      filp    associated file pointer
3424  *
3425  * Return Value:        0 if success, otherwise error code
3426  */
3427 static int mgsl_open(struct tty_struct *tty, struct file * filp)
3428 {
3429         struct mgsl_struct      *info;
3430         int                     retval, line;
3431         unsigned long flags;
3432
3433         /* verify range of specified line number */
3434         line = tty->index;
3435         if ((line < 0) || (line >= mgsl_device_count)) {
3436                 printk("%s(%d):mgsl_open with invalid line #%d.\n",
3437                         __FILE__,__LINE__,line);
3438                 return -ENODEV;
3439         }
3440
3441         /* find the info structure for the specified line */
3442         info = mgsl_device_list;
3443         while(info && info->line != line)
3444                 info = info->next_device;
3445         if (mgsl_paranoia_check(info, tty->name, "mgsl_open"))
3446                 return -ENODEV;
3447
3448         tty->driver_data = info;
3449         info->tty = tty;
3450
3451         if (debug_level >= DEBUG_LEVEL_INFO)
3452                 printk("%s(%d):mgsl_open(%s), old ref count = %d\n",
3453                          __FILE__,__LINE__,tty->driver->name, info->count);
3454
3455         /* If port is closing, signal caller to try again */
3456         if (tty_hung_up_p(filp) || info->flags & ASYNC_CLOSING){
3457                 if (info->flags & ASYNC_CLOSING)
3458                         interruptible_sleep_on(&info->close_wait);
3459                 retval = ((info->flags & ASYNC_HUP_NOTIFY) ?
3460                         -EAGAIN : -ERESTARTSYS);
3461                 goto cleanup;
3462         }
3463
3464         info->tty->low_latency = (info->flags & ASYNC_LOW_LATENCY) ? 1 : 0;
3465
3466         spin_lock_irqsave(&info->netlock, flags);
3467         if (info->netcount) {
3468                 retval = -EBUSY;
3469                 spin_unlock_irqrestore(&info->netlock, flags);
3470                 goto cleanup;
3471         }
3472         info->count++;
3473         spin_unlock_irqrestore(&info->netlock, flags);
3474
3475         if (info->count == 1) {
3476                 /* 1st open on this device, init hardware */
3477                 retval = startup(info);
3478                 if (retval < 0)
3479                         goto cleanup;
3480         }
3481
3482         retval = block_til_ready(tty, filp, info);
3483         if (retval) {
3484                 if (debug_level >= DEBUG_LEVEL_INFO)
3485                         printk("%s(%d):block_til_ready(%s) returned %d\n",
3486                                  __FILE__,__LINE__, info->device_name, retval);
3487                 goto cleanup;
3488         }
3489
3490         if (debug_level >= DEBUG_LEVEL_INFO)
3491                 printk("%s(%d):mgsl_open(%s) success\n",
3492                          __FILE__,__LINE__, info->device_name);
3493         retval = 0;
3494
3495 cleanup:
3496         if (retval) {
3497                 if (tty->count == 1)
3498                         info->tty = NULL; /* tty layer will release tty struct */
3499                 if(info->count)
3500                         info->count--;
3501         }
3502
3503         return retval;
3504
3505 }       /* end of mgsl_open() */
3506
3507 /*
3508  * /proc fs routines....
3509  */
3510
3511 static inline int line_info(char *buf, struct mgsl_struct *info)
3512 {
3513         char    stat_buf[30];
3514         int     ret;
3515         unsigned long flags;
3516
3517         if (info->bus_type == MGSL_BUS_TYPE_PCI) {
3518                 ret = sprintf(buf, "%s:PCI io:%04X irq:%d mem:%08X lcr:%08X",
3519                         info->device_name, info->io_base, info->irq_level,
3520                         info->phys_memory_base, info->phys_lcr_base);
3521         } else {
3522                 ret = sprintf(buf, "%s:(E)ISA io:%04X irq:%d dma:%d",
3523                         info->device_name, info->io_base,
3524                         info->irq_level, info->dma_level);
3525         }
3526
3527         /* output current serial signal states */
3528         spin_lock_irqsave(&info->irq_spinlock,flags);
3529         usc_get_serial_signals(info);
3530         spin_unlock_irqrestore(&info->irq_spinlock,flags);
3531
3532         stat_buf[0] = 0;
3533         stat_buf[1] = 0;
3534         if (info->serial_signals & SerialSignal_RTS)
3535                 strcat(stat_buf, "|RTS");
3536         if (info->serial_signals & SerialSignal_CTS)
3537                 strcat(stat_buf, "|CTS");
3538         if (info->serial_signals & SerialSignal_DTR)
3539                 strcat(stat_buf, "|DTR");
3540         if (info->serial_signals & SerialSignal_DSR)
3541                 strcat(stat_buf, "|DSR");
3542         if (info->serial_signals & SerialSignal_DCD)
3543                 strcat(stat_buf, "|CD");
3544         if (info->serial_signals & SerialSignal_RI)
3545                 strcat(stat_buf, "|RI");
3546
3547         if (info->params.mode == MGSL_MODE_HDLC ||
3548             info->params.mode == MGSL_MODE_RAW ) {
3549                 ret += sprintf(buf+ret, " HDLC txok:%d rxok:%d",
3550                               info->icount.txok, info->icount.rxok);
3551                 if (info->icount.txunder)
3552                         ret += sprintf(buf+ret, " txunder:%d", info->icount.txunder);
3553                 if (info->icount.txabort)
3554                         ret += sprintf(buf+ret, " txabort:%d", info->icount.txabort);
3555                 if (info->icount.rxshort)
3556                         ret += sprintf(buf+ret, " rxshort:%d", info->icount.rxshort);
3557                 if (info->icount.rxlong)
3558                         ret += sprintf(buf+ret, " rxlong:%d", info->icount.rxlong);
3559                 if (info->icount.rxover)
3560                         ret += sprintf(buf+ret, " rxover:%d", info->icount.rxover);
3561                 if (info->icount.rxcrc)
3562                         ret += sprintf(buf+ret, " rxcrc:%d", info->icount.rxcrc);
3563         } else {
3564                 ret += sprintf(buf+ret, " ASYNC tx:%d rx:%d",
3565                               info->icount.tx, info->icount.rx);
3566                 if (info->icount.frame)
3567                         ret += sprintf(buf+ret, " fe:%d", info->icount.frame);
3568                 if (info->icount.parity)
3569                         ret += sprintf(buf+ret, " pe:%d", info->icount.parity);
3570                 if (info->icount.brk)
3571                         ret += sprintf(buf+ret, " brk:%d", info->icount.brk);
3572                 if (info->icount.overrun)
3573                         ret += sprintf(buf+ret, " oe:%d", info->icount.overrun);
3574         }
3575
3576         /* Append serial signal status to end */
3577         ret += sprintf(buf+ret, " %s\n", stat_buf+1);
3578
3579         ret += sprintf(buf+ret, "txactive=%d bh_req=%d bh_run=%d pending_bh=%x\n",
3580          info->tx_active,info->bh_requested,info->bh_running,
3581          info->pending_bh);
3582
3583         spin_lock_irqsave(&info->irq_spinlock,flags);
3584         {
3585         u16 Tcsr = usc_InReg( info, TCSR );
3586         u16 Tdmr = usc_InDmaReg( info, TDMR );
3587         u16 Ticr = usc_InReg( info, TICR );
3588         u16 Rscr = usc_InReg( info, RCSR );
3589         u16 Rdmr = usc_InDmaReg( info, RDMR );
3590         u16 Ricr = usc_InReg( info, RICR );
3591         u16 Icr = usc_InReg( info, ICR );
3592         u16 Dccr = usc_InReg( info, DCCR );
3593         u16 Tmr = usc_InReg( info, TMR );
3594         u16 Tccr = usc_InReg( info, TCCR );
3595         u16 Ccar = inw( info->io_base + CCAR );
3596         ret += sprintf(buf+ret, "tcsr=%04X tdmr=%04X ticr=%04X rcsr=%04X rdmr=%04X\n"
3597                         "ricr=%04X icr =%04X dccr=%04X tmr=%04X tccr=%04X ccar=%04X\n",
3598                         Tcsr,Tdmr,Ticr,Rscr,Rdmr,Ricr,Icr,Dccr,Tmr,Tccr,Ccar );
3599         }
3600         spin_unlock_irqrestore(&info->irq_spinlock,flags);
3601
3602         return ret;
3603
3604 }       /* end of line_info() */
3605
3606 /* mgsl_read_proc()
3607  *
3608  * Called to print information about devices
3609  *
3610  * Arguments:
3611  *      page    page of memory to hold returned info
3612  *      start
3613  *      off
3614  *      count
3615  *      eof
3616  *      data
3617  *
3618  * Return Value:
3619  */
3620 static int mgsl_read_proc(char *page, char **start, off_t off, int count,
3621                  int *eof, void *data)
3622 {
3623         int len = 0, l;
3624         off_t   begin = 0;
3625         struct mgsl_struct *info;
3626
3627         len += sprintf(page, "synclink driver:%s\n", driver_version);
3628
3629         info = mgsl_device_list;
3630         while( info ) {
3631                 l = line_info(page + len, info);
3632                 len += l;
3633                 if (len+begin > off+count)
3634                         goto done;
3635                 if (len+begin < off) {
3636                         begin += len;
3637                         len = 0;
3638                 }
3639                 info = info->next_device;
3640         }
3641
3642         *eof = 1;
3643 done:
3644         if (off >= len+begin)
3645                 return 0;
3646         *start = page + (off-begin);
3647         return ((count < begin+len-off) ? count : begin+len-off);
3648
3649 }       /* end of mgsl_read_proc() */
3650
3651 /* mgsl_allocate_dma_buffers()
3652  *
3653  *      Allocate and format DMA buffers (ISA adapter)
3654  *      or format shared memory buffers (PCI adapter).
3655  *
3656  * Arguments:           info    pointer to device instance data
3657  * Return Value:        0 if success, otherwise error
3658  */
3659 static int mgsl_allocate_dma_buffers(struct mgsl_struct *info)
3660 {
3661         unsigned short BuffersPerFrame;
3662
3663         info->last_mem_alloc = 0;
3664
3665         /* Calculate the number of DMA buffers necessary to hold the */
3666         /* largest allowable frame size. Note: If the max frame size is */
3667         /* not an even multiple of the DMA buffer size then we need to */
3668         /* round the buffer count per frame up one. */
3669
3670         BuffersPerFrame = (unsigned short)(info->max_frame_size/DMABUFFERSIZE);
3671         if ( info->max_frame_size % DMABUFFERSIZE )
3672                 BuffersPerFrame++;
3673
3674         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
3675                 /*
3676                  * The PCI adapter has 256KBytes of shared memory to use.
3677                  * This is 64 PAGE_SIZE buffers.
3678                  *
3679                  * The first page is used for padding at this time so the
3680                  * buffer list does not begin at offset 0 of the PCI
3681                  * adapter's shared memory.
3682                  *
3683                  * The 2nd page is used for the buffer list. A 4K buffer
3684                  * list can hold 128 DMA_BUFFER structures at 32 bytes
3685                  * each.
3686                  *
3687                  * This leaves 62 4K pages.
3688                  *
3689                  * The next N pages are used for transmit frame(s). We
3690                  * reserve enough 4K page blocks to hold the required
3691                  * number of transmit dma buffers (num_tx_dma_buffers),
3692                  * each of MaxFrameSize size.
3693                  *
3694                  * Of the remaining pages (62-N), determine how many can
3695                  * be used to receive full MaxFrameSize inbound frames
3696                  */
3697                 info->tx_buffer_count = info->num_tx_dma_buffers * BuffersPerFrame;
3698                 info->rx_buffer_count = 62 - info->tx_buffer_count;
3699         } else {
3700                 /* Calculate the number of PAGE_SIZE buffers needed for */
3701                 /* receive and transmit DMA buffers. */
3702
3703
3704                 /* Calculate the number of DMA buffers necessary to */
3705                 /* hold 7 max size receive frames and one max size transmit frame. */
3706                 /* The receive buffer count is bumped by one so we avoid an */
3707                 /* End of List condition if all receive buffers are used when */
3708                 /* using linked list DMA buffers. */
3709
3710                 info->tx_buffer_count = info->num_tx_dma_buffers * BuffersPerFrame;
3711                 info->rx_buffer_count = (BuffersPerFrame * MAXRXFRAMES) + 6;
3712
3713                 /*
3714                  * limit total TxBuffers & RxBuffers to 62 4K total
3715                  * (ala PCI Allocation)
3716                  */
3717
3718                 if ( (info->tx_buffer_count + info->rx_buffer_count) > 62 )
3719                         info->rx_buffer_count = 62 - info->tx_buffer_count;
3720
3721         }
3722
3723         if ( debug_level >= DEBUG_LEVEL_INFO )
3724                 printk("%s(%d):Allocating %d TX and %d RX DMA buffers.\n",
3725                         __FILE__,__LINE__, info->tx_buffer_count,info->rx_buffer_count);
3726
3727         if ( mgsl_alloc_buffer_list_memory( info ) < 0 ||
3728                   mgsl_alloc_frame_memory(info, info->rx_buffer_list, info->rx_buffer_count) < 0 ||
3729                   mgsl_alloc_frame_memory(info, info->tx_buffer_list, info->tx_buffer_count) < 0 ||
3730                   mgsl_alloc_intermediate_rxbuffer_memory(info) < 0  ||
3731                   mgsl_alloc_intermediate_txbuffer_memory(info) < 0 ) {
3732                 printk("%s(%d):Can't allocate DMA buffer memory\n",__FILE__,__LINE__);
3733                 return -ENOMEM;
3734         }
3735
3736         mgsl_reset_rx_dma_buffers( info );
3737         mgsl_reset_tx_dma_buffers( info );
3738
3739         return 0;
3740
3741 }       /* end of mgsl_allocate_dma_buffers() */
3742
3743 /*
3744  * mgsl_alloc_buffer_list_memory()
3745  *
3746  * Allocate a common DMA buffer for use as the
3747  * receive and transmit buffer lists.
3748  *
3749  * A buffer list is a set of buffer entries where each entry contains
3750  * a pointer to an actual buffer and a pointer to the next buffer entry
3751  * (plus some other info about the buffer).
3752  *
3753  * The buffer entries for a list are built to form a circular list so
3754  * that when the entire list has been traversed you start back at the
3755  * beginning.
3756  *
3757  * This function allocates memory for just the buffer entries.
3758  * The links (pointer to next entry) are filled in with the physical
3759  * address of the next entry so the adapter can navigate the list
3760  * using bus master DMA. The pointers to the actual buffers are filled
3761  * out later when the actual buffers are allocated.
3762  *
3763  * Arguments:           info    pointer to device instance data
3764  * Return Value:        0 if success, otherwise error
3765  */
3766 static int mgsl_alloc_buffer_list_memory( struct mgsl_struct *info )
3767 {
3768         unsigned int i;
3769
3770         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
3771                 /* PCI adapter uses shared memory. */
3772                 info->buffer_list = info->memory_base + info->last_mem_alloc;
3773                 info->buffer_list_phys = info->last_mem_alloc;
3774                 info->last_mem_alloc += BUFFERLISTSIZE;
3775         } else {
3776                 /* ISA adapter uses system memory. */
3777                 /* The buffer lists are allocated as a common buffer that both */
3778                 /* the processor and adapter can access. This allows the driver to */
3779                 /* inspect portions of the buffer while other portions are being */
3780                 /* updated by the adapter using Bus Master DMA. */
3781
3782                 info->buffer_list = dma_alloc_coherent(NULL, BUFFERLISTSIZE, &info->buffer_list_dma_addr, GFP_KERNEL);
3783                 if (info->buffer_list == NULL)
3784                         return -ENOMEM;
3785                 info->buffer_list_phys = (u32)(info->buffer_list_dma_addr);
3786         }
3787
3788         /* We got the memory for the buffer entry lists. */
3789         /* Initialize the memory block to all zeros. */
3790         memset( info->buffer_list, 0, BUFFERLISTSIZE );
3791
3792         /* Save virtual address pointers to the receive and */
3793         /* transmit buffer lists. (Receive 1st). These pointers will */
3794         /* be used by the processor to access the lists. */
3795         info->rx_buffer_list = (DMABUFFERENTRY *)info->buffer_list;
3796         info->tx_buffer_list = (DMABUFFERENTRY *)info->buffer_list;
3797         info->tx_buffer_list += info->rx_buffer_count;
3798
3799         /*
3800          * Build the links for the buffer entry lists such that
3801          * two circular lists are built. (Transmit and Receive).
3802          *
3803          * Note: the links are physical addresses
3804          * which are read by the adapter to determine the next
3805          * buffer entry to use.
3806          */
3807
3808         for ( i = 0; i < info->rx_buffer_count; i++ ) {
3809                 /* calculate and store physical address of this buffer entry */
3810                 info->rx_buffer_list[i].phys_entry =
3811                         info->buffer_list_phys + (i * sizeof(DMABUFFERENTRY));
3812
3813                 /* calculate and store physical address of */
3814                 /* next entry in cirular list of entries */
3815
3816                 info->rx_buffer_list[i].link = info->buffer_list_phys;
3817
3818                 if ( i < info->rx_buffer_count - 1 )
3819                         info->rx_buffer_list[i].link += (i + 1) * sizeof(DMABUFFERENTRY);
3820         }
3821
3822         for ( i = 0; i < info->tx_buffer_count; i++ ) {
3823                 /* calculate and store physical address of this buffer entry */
3824                 info->tx_buffer_list[i].phys_entry = info->buffer_list_phys +
3825                         ((info->rx_buffer_count + i) * sizeof(DMABUFFERENTRY));
3826
3827                 /* calculate and store physical address of */
3828                 /* next entry in cirular list of entries */
3829
3830                 info->tx_buffer_list[i].link = info->buffer_list_phys +
3831                         info->rx_buffer_count * sizeof(DMABUFFERENTRY);
3832
3833                 if ( i < info->tx_buffer_count - 1 )
3834                         info->tx_buffer_list[i].link += (i + 1) * sizeof(DMABUFFERENTRY);
3835         }
3836
3837         return 0;
3838
3839 }       /* end of mgsl_alloc_buffer_list_memory() */
3840
3841 /* Free DMA buffers allocated for use as the
3842  * receive and transmit buffer lists.
3843  * Warning:
3844  *
3845  *      The data transfer buffers associated with the buffer list
3846  *      MUST be freed before freeing the buffer list itself because
3847  *      the buffer list contains the information necessary to free
3848  *      the individual buffers!
3849  */
3850 static void mgsl_free_buffer_list_memory( struct mgsl_struct *info )
3851 {
3852         if (info->buffer_list && info->bus_type != MGSL_BUS_TYPE_PCI)
3853                 dma_free_coherent(NULL, BUFFERLISTSIZE, info->buffer_list, info->buffer_list_dma_addr);
3854
3855         info->buffer_list = NULL;
3856         info->rx_buffer_list = NULL;
3857         info->tx_buffer_list = NULL;
3858
3859 }       /* end of mgsl_free_buffer_list_memory() */
3860
3861 /*
3862  * mgsl_alloc_frame_memory()
3863  *
3864  *      Allocate the frame DMA buffers used by the specified buffer list.
3865  *      Each DMA buffer will be one memory page in size. This is necessary
3866  *      because memory can fragment enough that it may be impossible
3867  *      contiguous pages.
3868  *
3869  * Arguments:
3870  *
3871  *      info            pointer to device instance data
3872  *      BufferList      pointer to list of buffer entries
3873  *      Buffercount     count of buffer entries in buffer list
3874  *
3875  * Return Value:        0 if success, otherwise -ENOMEM
3876  */
3877 static int mgsl_alloc_frame_memory(struct mgsl_struct *info,DMABUFFERENTRY *BufferList,int Buffercount)
3878 {
3879         int i;
3880         u32 phys_addr;
3881
3882         /* Allocate page sized buffers for the receive buffer list */
3883
3884         for ( i = 0; i < Buffercount; i++ ) {
3885                 if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
3886                         /* PCI adapter uses shared memory buffers. */
3887                         BufferList[i].virt_addr = info->memory_base + info->last_mem_alloc;
3888                         phys_addr = info->last_mem_alloc;
3889                         info->last_mem_alloc += DMABUFFERSIZE;
3890                 } else {
3891                         /* ISA adapter uses system memory. */
3892                         BufferList[i].virt_addr = dma_alloc_coherent(NULL, DMABUFFERSIZE, &BufferList[i].dma_addr, GFP_KERNEL);
3893                         if (BufferList[i].virt_addr == NULL)
3894                                 return -ENOMEM;
3895                         phys_addr = (u32)(BufferList[i].dma_addr);
3896                 }
3897                 BufferList[i].phys_addr = phys_addr;
3898         }
3899
3900         return 0;
3901
3902 }       /* end of mgsl_alloc_frame_memory() */
3903
3904 /*
3905  * mgsl_free_frame_memory()
3906  *
3907  *      Free the buffers associated with
3908  *      each buffer entry of a buffer list.
3909  *
3910  * Arguments:
3911  *
3912  *      info            pointer to device instance data
3913  *      BufferList      pointer to list of buffer entries
3914  *      Buffercount     count of buffer entries in buffer list
3915  *
3916  * Return Value:        None
3917  */
3918 static void mgsl_free_frame_memory(struct mgsl_struct *info, DMABUFFERENTRY *BufferList, int Buffercount)
3919 {
3920         int i;
3921
3922         if ( BufferList ) {
3923                 for ( i = 0 ; i < Buffercount ; i++ ) {
3924                         if ( BufferList[i].virt_addr ) {
3925                                 if ( info->bus_type != MGSL_BUS_TYPE_PCI )
3926                                         dma_free_coherent(NULL, DMABUFFERSIZE, BufferList[i].virt_addr, BufferList[i].dma_addr);
3927                                 BufferList[i].virt_addr = NULL;
3928                         }
3929                 }
3930         }
3931
3932 }       /* end of mgsl_free_frame_memory() */
3933
3934 /* mgsl_free_dma_buffers()
3935  *
3936  *      Free DMA buffers
3937  *
3938  * Arguments:           info    pointer to device instance data
3939  * Return Value:        None
3940  */
3941 static void mgsl_free_dma_buffers( struct mgsl_struct *info )
3942 {
3943         mgsl_free_frame_memory( info, info->rx_buffer_list, info->rx_buffer_count );
3944         mgsl_free_frame_memory( info, info->tx_buffer_list, info->tx_buffer_count );
3945         mgsl_free_buffer_list_memory( info );
3946
3947 }       /* end of mgsl_free_dma_buffers() */
3948
3949
3950 /*
3951  * mgsl_alloc_intermediate_rxbuffer_memory()
3952  *
3953  *      Allocate a buffer large enough to hold max_frame_size. This buffer
3954  *      is used to pass an assembled frame to the line discipline.
3955  *
3956  * Arguments:
3957  *
3958  *      info            pointer to device instance data
3959  *
3960  * Return Value:        0 if success, otherwise -ENOMEM
3961  */
3962 static int mgsl_alloc_intermediate_rxbuffer_memory(struct mgsl_struct *info)
3963 {
3964         info->intermediate_rxbuffer = kmalloc(info->max_frame_size, GFP_KERNEL | GFP_DMA);
3965         if ( info->intermediate_rxbuffer == NULL )
3966                 return -ENOMEM;
3967
3968         return 0;
3969
3970 }       /* end of mgsl_alloc_intermediate_rxbuffer_memory() */
3971
3972 /*
3973  * mgsl_free_intermediate_rxbuffer_memory()
3974  *
3975  *
3976  * Arguments:
3977  *
3978  *      info            pointer to device instance data
3979  *
3980  * Return Value:        None
3981  */
3982 static void mgsl_free_intermediate_rxbuffer_memory(struct mgsl_struct *info)
3983 {
3984         kfree(info->intermediate_rxbuffer);
3985         info->intermediate_rxbuffer = NULL;
3986
3987 }       /* end of mgsl_free_intermediate_rxbuffer_memory() */
3988
3989 /*
3990  * mgsl_alloc_intermediate_txbuffer_memory()
3991  *
3992  *      Allocate intermdiate transmit buffer(s) large enough to hold max_frame_size.
3993  *      This buffer is used to load transmit frames into the adapter's dma transfer
3994  *      buffers when there is sufficient space.
3995  *
3996  * Arguments:
3997  *
3998  *      info            pointer to device instance data
3999  *
4000  * Return Value:        0 if success, otherwise -ENOMEM
4001  */
4002 static int mgsl_alloc_intermediate_txbuffer_memory(struct mgsl_struct *info)
4003 {
4004         int i;
4005
4006         if ( debug_level >= DEBUG_LEVEL_INFO )
4007                 printk("%s %s(%d)  allocating %d tx holding buffers\n",
4008                                 info->device_name, __FILE__,__LINE__,info->num_tx_holding_buffers);
4009
4010         memset(info->tx_holding_buffers,0,sizeof(info->tx_holding_buffers));
4011
4012         for ( i=0; i<info->num_tx_holding_buffers; ++i) {
4013                 info->tx_holding_buffers[i].buffer =
4014                         kmalloc(info->max_frame_size, GFP_KERNEL);
4015                 if ( info->tx_holding_buffers[i].buffer == NULL )
4016                         return -ENOMEM;
4017         }
4018
4019         return 0;
4020
4021 }       /* end of mgsl_alloc_intermediate_txbuffer_memory() */
4022
4023 /*
4024  * mgsl_free_intermediate_txbuffer_memory()
4025  *
4026  *
4027  * Arguments:
4028  *
4029  *      info            pointer to device instance data
4030  *
4031  * Return Value:        None
4032  */
4033 static void mgsl_free_intermediate_txbuffer_memory(struct mgsl_struct *info)
4034 {
4035         int i;
4036
4037         for ( i=0; i<info->num_tx_holding_buffers; ++i ) {
4038                 kfree(info->tx_holding_buffers[i].buffer);
4039                 info->tx_holding_buffers[i].buffer = NULL;
4040         }
4041
4042         info->get_tx_holding_index = 0;
4043         info->put_tx_holding_index = 0;
4044         info->tx_holding_count = 0;
4045
4046 }       /* end of mgsl_free_intermediate_txbuffer_memory() */
4047
4048
4049 /*
4050  * load_next_tx_holding_buffer()
4051  *
4052  * attempts to load the next buffered tx request into the
4053  * tx dma buffers
4054  *
4055  * Arguments:
4056  *
4057  *      info            pointer to device instance data
4058  *
4059  * Return Value:        1 if next buffered tx request loaded
4060  *                      into adapter's tx dma buffer,
4061  *                      0 otherwise
4062  */
4063 static int load_next_tx_holding_buffer(struct mgsl_struct *info)
4064 {
4065         int ret = 0;
4066
4067         if ( info->tx_holding_count ) {
4068                 /* determine if we have enough tx dma buffers
4069                  * to accommodate the next tx frame
4070                  */
4071                 struct tx_holding_buffer *ptx =
4072                         &info->tx_holding_buffers[info->get_tx_holding_index];
4073                 int num_free = num_free_tx_dma_buffers(info);
4074                 int num_needed = ptx->buffer_size / DMABUFFERSIZE;
4075                 if ( ptx->buffer_size % DMABUFFERSIZE )
4076                         ++num_needed;
4077
4078                 if (num_needed <= num_free) {
4079                         info->xmit_cnt = ptx->buffer_size;
4080                         mgsl_load_tx_dma_buffer(info,ptx->buffer,ptx->buffer_size);
4081
4082                         --info->tx_holding_count;
4083                         if ( ++info->get_tx_holding_index >= info->num_tx_holding_buffers)
4084                                 info->get_tx_holding_index=0;
4085
4086                         /* restart transmit timer */
4087                         mod_timer(&info->tx_timer, jiffies + msecs_to_jiffies(5000));
4088
4089                         ret = 1;
4090                 }
4091         }
4092
4093         return ret;
4094 }
4095
4096 /*
4097  * save_tx_buffer_request()
4098  *
4099  * attempt to store transmit frame request for later transmission
4100  *
4101  * Arguments:
4102  *
4103  *      info            pointer to device instance data
4104  *      Buffer          pointer to buffer containing frame to load
4105  *      BufferSize      size in bytes of frame in Buffer
4106  *
4107  * Return Value:        1 if able to store, 0 otherwise
4108  */
4109 static int save_tx_buffer_request(struct mgsl_struct *info,const char *Buffer, unsigned int BufferSize)
4110 {
4111         struct tx_holding_buffer *ptx;
4112
4113         if ( info->tx_holding_count >= info->num_tx_holding_buffers ) {
4114                 return 0;               /* all buffers in use */
4115         }
4116
4117         ptx = &info->tx_holding_buffers[info->put_tx_holding_index];
4118         ptx->buffer_size = BufferSize;
4119         memcpy( ptx->buffer, Buffer, BufferSize);
4120
4121         ++info->tx_holding_count;
4122         if ( ++info->put_tx_holding_index >= info->num_tx_holding_buffers)
4123                 info->put_tx_holding_index=0;
4124
4125         return 1;
4126 }
4127
4128 static int mgsl_claim_resources(struct mgsl_struct *info)
4129 {
4130         if (request_region(info->io_base,info->io_addr_size,"synclink") == NULL) {
4131                 printk( "%s(%d):I/O address conflict on device %s Addr=%08X\n",
4132                         __FILE__,__LINE__,info->device_name, info->io_base);
4133                 return -ENODEV;
4134         }
4135         info->io_addr_requested = 1;
4136
4137         if ( request_irq(info->irq_level,mgsl_interrupt,info->irq_flags,
4138                 info->device_name, info ) < 0 ) {
4139                 printk( "%s(%d):Cant request interrupt on device %s IRQ=%d\n",
4140                         __FILE__,__LINE__,info->device_name, info->irq_level );
4141                 goto errout;
4142         }
4143         info->irq_requested = 1;
4144
4145         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
4146                 if (request_mem_region(info->phys_memory_base,0x40000,"synclink") == NULL) {
4147                         printk( "%s(%d):mem addr conflict device %s Addr=%08X\n",
4148                                 __FILE__,__LINE__,info->device_name, info->phys_memory_base);
4149                         goto errout;
4150                 }
4151                 info->shared_mem_requested = 1;
4152                 if (request_mem_region(info->phys_lcr_base + info->lcr_offset,128,"synclink") == NULL) {
4153                         printk( "%s(%d):lcr mem addr conflict device %s Addr=%08X\n",
4154                                 __FILE__,__LINE__,info->device_name, info->phys_lcr_base + info->lcr_offset);
4155                         goto errout;
4156                 }
4157                 info->lcr_mem_requested = 1;
4158
4159                 info->memory_base = ioremap(info->phys_memory_base,0x40000);
4160                 if (!info->memory_base) {
4161                         printk( "%s(%d):Cant map shared memory on device %s MemAddr=%08X\n",
4162                                 __FILE__,__LINE__,info->device_name, info->phys_memory_base );
4163                         goto errout;
4164                 }
4165
4166                 if ( !mgsl_memory_test(info) ) {
4167                         printk( "%s(%d):Failed shared memory test %s MemAddr=%08X\n",
4168                                 __FILE__,__LINE__,info->device_name, info->phys_memory_base );
4169                         goto errout;
4170                 }
4171
4172                 info->lcr_base = ioremap(info->phys_lcr_base,PAGE_SIZE) + info->lcr_offset;
4173                 if (!info->lcr_base) {
4174                         printk( "%s(%d):Cant map LCR memory on device %s MemAddr=%08X\n",
4175                                 __FILE__,__LINE__,info->device_name, info->phys_lcr_base );
4176                         goto errout;
4177                 }
4178
4179         } else {
4180                 /* claim DMA channel */
4181
4182                 if (request_dma(info->dma_level,info->device_name) < 0){
4183                         printk( "%s(%d):Cant request DMA channel on device %s DMA=%d\n",
4184                                 __FILE__,__LINE__,info->device_name, info->dma_level );
4185                         mgsl_release_resources( info );
4186                         return -ENODEV;
4187                 }
4188                 info->dma_requested = 1;
4189
4190                 /* ISA adapter uses bus master DMA */
4191                 set_dma_mode(info->dma_level,DMA_MODE_CASCADE);
4192                 enable_dma(info->dma_level);
4193         }
4194
4195         if ( mgsl_allocate_dma_buffers(info) < 0 ) {
4196                 printk( "%s(%d):Cant allocate DMA buffers on device %s DMA=%d\n",
4197                         __FILE__,__LINE__,info->device_name, info->dma_level );
4198                 goto errout;
4199         }
4200
4201         return 0;
4202 errout:
4203         mgsl_release_resources(info);
4204         return -ENODEV;
4205
4206 }       /* end of mgsl_claim_resources() */
4207
4208 static void mgsl_release_resources(struct mgsl_struct *info)
4209 {
4210         if ( debug_level >= DEBUG_LEVEL_INFO )
4211                 printk( "%s(%d):mgsl_release_resources(%s) entry\n",
4212                         __FILE__,__LINE__,info->device_name );
4213
4214         if ( info->irq_requested ) {
4215                 free_irq(info->irq_level, info);
4216                 info->irq_requested = 0;
4217         }
4218         if ( info->dma_requested ) {
4219                 disable_dma(info->dma_level);
4220                 free_dma(info->dma_level);
4221                 info->dma_requested = 0;
4222         }
4223         mgsl_free_dma_buffers(info);
4224         mgsl_free_intermediate_rxbuffer_memory(info);
4225         mgsl_free_intermediate_txbuffer_memory(info);
4226
4227         if ( info->io_addr_requested ) {
4228                 release_region(info->io_base,info->io_addr_size);
4229                 info->io_addr_requested = 0;
4230         }
4231         if ( info->shared_mem_requested ) {
4232                 release_mem_region(info->phys_memory_base,0x40000);
4233                 info->shared_mem_requested = 0;
4234         }
4235         if ( info->lcr_mem_requested ) {
4236                 release_mem_region(info->phys_lcr_base + info->lcr_offset,128);
4237                 info->lcr_mem_requested = 0;
4238         }
4239         if (info->memory_base){
4240                 iounmap(info->memory_base);
4241                 info->memory_base = NULL;
4242         }
4243         if (info->lcr_base){
4244                 iounmap(info->lcr_base - info->lcr_offset);
4245                 info->lcr_base = NULL;
4246         }
4247
4248         if ( debug_level >= DEBUG_LEVEL_INFO )
4249                 printk( "%s(%d):mgsl_release_resources(%s) exit\n",
4250                         __FILE__,__LINE__,info->device_name );
4251
4252 }       /* end of mgsl_release_resources() */
4253
4254 /* mgsl_add_device()
4255  *
4256  *      Add the specified device instance data structure to the
4257  *      global linked list of devices and increment the device count.
4258  *
4259  * Arguments:           info    pointer to device instance data
4260  * Return Value:        None
4261  */
4262 static void mgsl_add_device( struct mgsl_struct *info )
4263 {
4264         info->next_device = NULL;
4265         info->line = mgsl_device_count;
4266         sprintf(info->device_name,"ttySL%d",info->line);
4267
4268         if (info->line < MAX_TOTAL_DEVICES) {
4269                 if (maxframe[info->line])
4270                         info->max_frame_size = maxframe[info->line];
4271                 info->dosyncppp = dosyncppp[info->line];
4272
4273                 if (txdmabufs[info->line]) {
4274                         info->num_tx_dma_buffers = txdmabufs[info->line];
4275                         if (info->num_tx_dma_buffers < 1)
4276                                 info->num_tx_dma_buffers = 1;
4277                 }
4278
4279                 if (txholdbufs[info->line]) {
4280                         info->num_tx_holding_buffers = txholdbufs[info->line];
4281                         if (info->num_tx_holding_buffers < 1)
4282                                 info->num_tx_holding_buffers = 1;
4283                         else if (info->num_tx_holding_buffers > MAX_TX_HOLDING_BUFFERS)
4284                                 info->num_tx_holding_buffers = MAX_TX_HOLDING_BUFFERS;
4285                 }
4286         }
4287
4288         mgsl_device_count++;
4289
4290         if ( !mgsl_device_list )
4291                 mgsl_device_list = info;
4292         else {
4293                 struct mgsl_struct *current_dev = mgsl_device_list;
4294                 while( current_dev->next_device )
4295                         current_dev = current_dev->next_device;
4296                 current_dev->next_device = info;
4297         }
4298
4299         if ( info->max_frame_size < 4096 )
4300                 info->max_frame_size = 4096;
4301         else if ( info->max_frame_size > 65535 )
4302                 info->max_frame_size = 65535;
4303
4304         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
4305                 printk( "SyncLink PCI v%d %s: IO=%04X IRQ=%d Mem=%08X,%08X MaxFrameSize=%u\n",
4306                         info->hw_version + 1, info->device_name, info->io_base, info->irq_level,
4307                         info->phys_memory_base, info->phys_lcr_base,
4308                         info->max_frame_size );
4309         } else {
4310                 printk( "SyncLink ISA %s: IO=%04X IRQ=%d DMA=%d MaxFrameSize=%u\n",
4311                         info->device_name, info->io_base, info->irq_level, info->dma_level,
4312                         info->max_frame_size );
4313         }
4314
4315 #if SYNCLINK_GENERIC_HDLC
4316         hdlcdev_init(info);
4317 #endif
4318
4319 }       /* end of mgsl_add_device() */
4320
4321 /* mgsl_allocate_device()
4322  *
4323  *      Allocate and initialize a device instance structure
4324  *
4325  * Arguments:           none
4326  * Return Value:        pointer to mgsl_struct if success, otherwise NULL
4327  */
4328 static struct mgsl_struct* mgsl_allocate_device(void)
4329 {
4330         struct mgsl_struct *info;
4331
4332         info = kmalloc(sizeof(struct mgsl_struct),
4333                  GFP_KERNEL);
4334
4335         if (!info) {
4336                 printk("Error can't allocate device instance data\n");
4337         } else {
4338                 memset(info, 0, sizeof(struct mgsl_struct));
4339                 info->magic = MGSL_MAGIC;
4340                 INIT_WORK(&info->task, mgsl_bh_handler);
4341                 info->max_frame_size = 4096;
4342                 info->close_delay = 5*HZ/10;
4343                 info->closing_wait = 30*HZ;
4344                 init_waitqueue_head(&info->open_wait);
4345                 init_waitqueue_head(&info->close_wait);
4346                 init_waitqueue_head(&info->status_event_wait_q);
4347                 init_waitqueue_head(&info->event_wait_q);
4348                 spin_lock_init(&info->irq_spinlock);
4349                 spin_lock_init(&info->netlock);
4350                 memcpy(&info->params,&default_params,sizeof(MGSL_PARAMS));
4351                 info->idle_mode = HDLC_TXIDLE_FLAGS;
4352                 info->num_tx_dma_buffers = 1;
4353                 info->num_tx_holding_buffers = 0;
4354         }
4355
4356         return info;
4357
4358 }       /* end of mgsl_allocate_device()*/
4359
4360 static const struct tty_operations mgsl_ops = {
4361         .open = mgsl_open,
4362         .close = mgsl_close,
4363         .write = mgsl_write,
4364         .put_char = mgsl_put_char,
4365         .flush_chars = mgsl_flush_chars,
4366         .write_room = mgsl_write_room,
4367         .chars_in_buffer = mgsl_chars_in_buffer,
4368         .flush_buffer = mgsl_flush_buffer,
4369         .ioctl = mgsl_ioctl,
4370         .throttle = mgsl_throttle,
4371         .unthrottle = mgsl_unthrottle,
4372         .send_xchar = mgsl_send_xchar,
4373         .break_ctl = mgsl_break,
4374         .wait_until_sent = mgsl_wait_until_sent,
4375         .read_proc = mgsl_read_proc,
4376         .set_termios = mgsl_set_termios,
4377         .stop = mgsl_stop,
4378         .start = mgsl_start,
4379         .hangup = mgsl_hangup,
4380         .tiocmget = tiocmget,
4381         .tiocmset = tiocmset,
4382 };
4383
4384 /*
4385  * perform tty device initialization
4386  */
4387 static int mgsl_init_tty(void)
4388 {
4389         int rc;
4390
4391         serial_driver = alloc_tty_driver(128);
4392         if (!serial_driver)
4393                 return -ENOMEM;
4394
4395         serial_driver->owner = THIS_MODULE;
4396         serial_driver->driver_name = "synclink";
4397         serial_driver->name = "ttySL";
4398         serial_driver->major = ttymajor;
4399         serial_driver->minor_start = 64;
4400         serial_driver->type = TTY_DRIVER_TYPE_SERIAL;
4401         serial_driver->subtype = SERIAL_TYPE_NORMAL;
4402         serial_driver->init_termios = tty_std_termios;
4403         serial_driver->init_termios.c_cflag =
4404                 B9600 | CS8 | CREAD | HUPCL | CLOCAL;
4405         serial_driver->init_termios.c_ispeed = 9600;
4406         serial_driver->init_termios.c_ospeed = 9600;
4407         serial_driver->flags = TTY_DRIVER_REAL_RAW;
4408         tty_set_operations(serial_driver, &mgsl_ops);
4409         if ((rc = tty_register_driver(serial_driver)) < 0) {
4410                 printk("%s(%d):Couldn't register serial driver\n",
4411                         __FILE__,__LINE__);
4412                 put_tty_driver(serial_driver);
4413                 serial_driver = NULL;
4414                 return rc;
4415         }
4416
4417         printk("%s %s, tty major#%d\n",
4418                 driver_name, driver_version,
4419                 serial_driver->major);
4420         return 0;
4421 }
4422
4423 /* enumerate user specified ISA adapters
4424  */
4425 static void mgsl_enum_isa_devices(void)
4426 {
4427         struct mgsl_struct *info;
4428         int i;
4429
4430         /* Check for user specified ISA devices */
4431
4432         for (i=0 ;(i < MAX_ISA_DEVICES) && io[i] && irq[i]; i++){
4433                 if ( debug_level >= DEBUG_LEVEL_INFO )
4434                         printk("ISA device specified io=%04X,irq=%d,dma=%d\n",
4435                                 io[i], irq[i], dma[i] );
4436
4437                 info = mgsl_allocate_device();
4438                 if ( !info ) {
4439                         /* error allocating device instance data */
4440                         if ( debug_level >= DEBUG_LEVEL_ERROR )
4441                                 printk( "can't allocate device instance data.\n");
4442                         continue;
4443                 }
4444
4445                 /* Copy user configuration info to device instance data */
4446                 info->io_base = (unsigned int)io[i];
4447                 info->irq_level = (unsigned int)irq[i];
4448                 info->irq_level = irq_canonicalize(info->irq_level);
4449                 info->dma_level = (unsigned int)dma[i];
4450                 info->bus_type = MGSL_BUS_TYPE_ISA;
4451                 info->io_addr_size = 16;
4452                 info->irq_flags = 0;
4453
4454                 mgsl_add_device( info );
4455         }
4456 }
4457
4458 static void synclink_cleanup(void)
4459 {
4460         int rc;
4461         struct mgsl_struct *info;
4462         struct mgsl_struct *tmp;
4463
4464         printk("Unloading %s: %s\n", driver_name, driver_version);
4465
4466         if (serial_driver) {
4467                 if ((rc = tty_unregister_driver(serial_driver)))
4468                         printk("%s(%d) failed to unregister tty driver err=%d\n",
4469                                __FILE__,__LINE__,rc);
4470                 put_tty_driver(serial_driver);
4471         }
4472
4473         info = mgsl_device_list;
4474         while(info) {
4475 #if SYNCLINK_GENERIC_HDLC
4476                 hdlcdev_exit(info);
4477 #endif
4478                 mgsl_release_resources(info);
4479                 tmp = info;
4480                 info = info->next_device;
4481                 kfree(tmp);
4482         }
4483
4484         if (pci_registered)
4485                 pci_unregister_driver(&synclink_pci_driver);
4486 }
4487
4488 static int __init synclink_init(void)
4489 {
4490         int rc;
4491
4492         if (break_on_load) {
4493                 mgsl_get_text_ptr();
4494                 BREAKPOINT();
4495         }
4496
4497         printk("%s %s\n", driver_name, driver_version);
4498
4499         mgsl_enum_isa_devices();
4500         if ((rc = pci_register_driver(&synclink_pci_driver)) < 0)
4501                 printk("%s:failed to register PCI driver, error=%d\n",__FILE__,rc);
4502         else
4503                 pci_registered = 1;
4504
4505         if ((rc = mgsl_init_tty()) < 0)
4506                 goto error;
4507
4508         return 0;
4509
4510 error:
4511         synclink_cleanup();
4512         return rc;
4513 }
4514
4515 static void __exit synclink_exit(void)
4516 {
4517         synclink_cleanup();
4518 }
4519
4520 module_init(synclink_init);
4521 module_exit(synclink_exit);
4522
4523 /*
4524  * usc_RTCmd()
4525  *
4526  * Issue a USC Receive/Transmit command to the
4527  * Channel Command/Address Register (CCAR).
4528  *
4529  * Notes:
4530  *
4531  *    The command is encoded in the most significant 5 bits <15..11>
4532  *    of the CCAR value. Bits <10..7> of the CCAR must be preserved
4533  *    and Bits <6..0> must be written as zeros.
4534  *
4535  * Arguments:
4536  *
4537  *    info   pointer to device information structure
4538  *    Cmd    command mask (use symbolic macros)
4539  *
4540  * Return Value:
4541  *
4542  *    None
4543  */
4544 static void usc_RTCmd( struct mgsl_struct *info, u16 Cmd )
4545 {
4546         /* output command to CCAR in bits <15..11> */
4547         /* preserve bits <10..7>, bits <6..0> must be zero */
4548
4549         outw( Cmd + info->loopback_bits, info->io_base + CCAR );
4550
4551         /* Read to flush write to CCAR */
4552         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4553                 inw( info->io_base + CCAR );
4554
4555 }       /* end of usc_RTCmd() */
4556
4557 /*
4558  * usc_DmaCmd()
4559  *
4560  *    Issue a DMA command to the DMA Command/Address Register (DCAR).
4561  *
4562  * Arguments:
4563  *
4564  *    info   pointer to device information structure
4565  *    Cmd    DMA command mask (usc_DmaCmd_XX Macros)
4566  *
4567  * Return Value:
4568  *
4569  *       None
4570  */
4571 static void usc_DmaCmd( struct mgsl_struct *info, u16 Cmd )
4572 {
4573         /* write command mask to DCAR */
4574         outw( Cmd + info->mbre_bit, info->io_base );
4575
4576         /* Read to flush write to DCAR */
4577         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4578                 inw( info->io_base );
4579
4580 }       /* end of usc_DmaCmd() */
4581
4582 /*
4583  * usc_OutDmaReg()
4584  *
4585  *    Write a 16-bit value to a USC DMA register
4586  *
4587  * Arguments:
4588  *
4589  *    info      pointer to device info structure
4590  *    RegAddr   register address (number) for write
4591  *    RegValue  16-bit value to write to register
4592  *
4593  * Return Value:
4594  *
4595  *    None
4596  *
4597  */
4598 static void usc_OutDmaReg( struct mgsl_struct *info, u16 RegAddr, u16 RegValue )
4599 {
4600         /* Note: The DCAR is located at the adapter base address */
4601         /* Note: must preserve state of BIT8 in DCAR */
4602
4603         outw( RegAddr + info->mbre_bit, info->io_base );
4604         outw( RegValue, info->io_base );
4605
4606         /* Read to flush write to DCAR */
4607         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4608                 inw( info->io_base );
4609
4610 }       /* end of usc_OutDmaReg() */
4611
4612 /*
4613  * usc_InDmaReg()
4614  *
4615  *    Read a 16-bit value from a DMA register
4616  *
4617  * Arguments:
4618  *
4619  *    info     pointer to device info structure
4620  *    RegAddr  register address (number) to read from
4621  *
4622  * Return Value:
4623  *
4624  *    The 16-bit value read from register
4625  *
4626  */
4627 static u16 usc_InDmaReg( struct mgsl_struct *info, u16 RegAddr )
4628 {
4629         /* Note: The DCAR is located at the adapter base address */
4630         /* Note: must preserve state of BIT8 in DCAR */
4631
4632         outw( RegAddr + info->mbre_bit, info->io_base );
4633         return inw( info->io_base );
4634
4635 }       /* end of usc_InDmaReg() */
4636
4637 /*
4638  *
4639  * usc_OutReg()
4640  *
4641  *    Write a 16-bit value to a USC serial channel register
4642  *
4643  * Arguments:
4644  *
4645  *    info      pointer to device info structure
4646  *    RegAddr   register address (number) to write to
4647  *    RegValue  16-bit value to write to register
4648  *
4649  * Return Value:
4650  *
4651  *    None
4652  *
4653  */
4654 static void usc_OutReg( struct mgsl_struct *info, u16 RegAddr, u16 RegValue )
4655 {
4656         outw( RegAddr + info->loopback_bits, info->io_base + CCAR );
4657         outw( RegValue, info->io_base + CCAR );
4658
4659         /* Read to flush write to CCAR */
4660         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4661                 inw( info->io_base + CCAR );
4662
4663 }       /* end of usc_OutReg() */
4664
4665 /*
4666  * usc_InReg()
4667  *
4668  *    Reads a 16-bit value from a USC serial channel register
4669  *
4670  * Arguments:
4671  *
4672  *    info       pointer to device extension
4673  *    RegAddr    register address (number) to read from
4674  *
4675  * Return Value:
4676  *
4677  *    16-bit value read from register
4678  */
4679 static u16 usc_InReg( struct mgsl_struct *info, u16 RegAddr )
4680 {
4681         outw( RegAddr + info->loopback_bits, info->io_base + CCAR );
4682         return inw( info->io_base + CCAR );
4683
4684 }       /* end of usc_InReg() */
4685
4686 /* usc_set_sdlc_mode()
4687  *
4688  *    Set up the adapter for SDLC DMA communications.
4689  *
4690  * Arguments:           info    pointer to device instance data
4691  * Return Value:        NONE
4692  */
4693 static void usc_set_sdlc_mode( struct mgsl_struct *info )
4694 {
4695         u16 RegValue;
4696         int PreSL1660;
4697
4698         /*
4699          * determine if the IUSC on the adapter is pre-SL1660. If
4700          * not, take advantage of the UnderWait feature of more
4701          * modern chips. If an underrun occurs and this bit is set,
4702          * the transmitter will idle the programmed idle pattern
4703          * until the driver has time to service the underrun. Otherwise,
4704          * the dma controller may get the cycles previously requested
4705          * and begin transmitting queued tx data.
4706          */
4707         usc_OutReg(info,TMCR,0x1f);
4708         RegValue=usc_InReg(info,TMDR);
4709         if ( RegValue == IUSC_PRE_SL1660 )
4710                 PreSL1660 = 1;
4711         else
4712                 PreSL1660 = 0;
4713
4714
4715         if ( info->params.flags & HDLC_FLAG_HDLC_LOOPMODE )
4716         {
4717            /*
4718            ** Channel Mode Register (CMR)
4719            **
4720            ** <15..14>    10    Tx Sub Modes, Send Flag on Underrun
4721            ** <13>        0     0 = Transmit Disabled (initially)
4722            ** <12>        0     1 = Consecutive Idles share common 0
4723            ** <11..8>     1110  Transmitter Mode = HDLC/SDLC Loop
4724            ** <7..4>      0000  Rx Sub Modes, addr/ctrl field handling
4725            ** <3..0>      0110  Receiver Mode = HDLC/SDLC
4726            **
4727            ** 1000 1110 0000 0110 = 0x8e06
4728            */
4729            RegValue = 0x8e06;
4730
4731            /*--------------------------------------------------
4732             * ignore user options for UnderRun Actions and
4733             * preambles
4734             *--------------------------------------------------*/
4735         }
4736         else
4737         {
4738                 /* Channel mode Register (CMR)
4739                  *
4740                  * <15..14>  00    Tx Sub modes, Underrun Action
4741                  * <13>      0     1 = Send Preamble before opening flag
4742                  * <12>      0     1 = Consecutive Idles share common 0
4743                  * <11..8>   0110  Transmitter mode = HDLC/SDLC
4744                  * <7..4>    0000  Rx Sub modes, addr/ctrl field handling
4745                  * <3..0>    0110  Receiver mode = HDLC/SDLC
4746                  *
4747                  * 0000 0110 0000 0110 = 0x0606
4748                  */
4749                 if (info->params.mode == MGSL_MODE_RAW) {
4750                         RegValue = 0x0001;              /* Set Receive mode = external sync */
4751
4752                         usc_OutReg( info, IOCR,         /* Set IOCR DCD is RxSync Detect Input */
4753                                 (unsigned short)((usc_InReg(info, IOCR) & ~(BIT13|BIT12)) | BIT12));
4754
4755                         /*
4756                          * TxSubMode:
4757                          *      CMR <15>                0       Don't send CRC on Tx Underrun
4758                          *      CMR <14>                x       undefined
4759                          *      CMR <13>                0       Send preamble before openning sync
4760                          *      CMR <12>                0       Send 8-bit syncs, 1=send Syncs per TxLength
4761                          *
4762                          * TxMode:
4763                          *      CMR <11-8)      0100    MonoSync
4764                          *
4765                          *      0x00 0100 xxxx xxxx  04xx
4766                          */
4767                         RegValue |= 0x0400;
4768                 }
4769                 else {
4770
4771                 RegValue = 0x0606;
4772
4773                 if ( info->params.flags & HDLC_FLAG_UNDERRUN_ABORT15 )
4774                         RegValue |= BIT14;
4775                 else if ( info->params.flags & HDLC_FLAG_UNDERRUN_FLAG )
4776                         RegValue |= BIT15;
4777                 else if ( info->params.flags & HDLC_FLAG_UNDERRUN_CRC )
4778                         RegValue |= BIT15 + BIT14;
4779                 }
4780
4781                 if ( info->params.preamble != HDLC_PREAMBLE_PATTERN_NONE )
4782                         RegValue |= BIT13;
4783         }
4784
4785         if ( info->params.mode == MGSL_MODE_HDLC &&
4786                 (info->params.flags & HDLC_FLAG_SHARE_ZERO) )
4787                 RegValue |= BIT12;
4788
4789         if ( info->params.addr_filter != 0xff )
4790         {
4791                 /* set up receive address filtering */
4792                 usc_OutReg( info, RSR, info->params.addr_filter );
4793                 RegValue |= BIT4;
4794         }
4795
4796         usc_OutReg( info, CMR, RegValue );
4797         info->cmr_value = RegValue;
4798
4799         /* Receiver mode Register (RMR)
4800          *
4801          * <15..13>  000    encoding
4802          * <12..11>  00     FCS = 16bit CRC CCITT (x15 + x12 + x5 + 1)
4803          * <10>      1      1 = Set CRC to all 1s (use for SDLC/HDLC)
4804          * <9>       0      1 = Include Receive chars in CRC
4805          * <8>       1      1 = Use Abort/PE bit as abort indicator
4806          * <7..6>    00     Even parity
4807          * <5>       0      parity disabled
4808          * <4..2>    000    Receive Char Length = 8 bits
4809          * <1..0>    00     Disable Receiver
4810          *
4811          * 0000 0101 0000 0000 = 0x0500
4812          */
4813
4814         RegValue = 0x0500;
4815
4816         switch ( info->params.encoding ) {
4817         case HDLC_ENCODING_NRZB:               RegValue |= BIT13; break;
4818         case HDLC_ENCODING_NRZI_MARK:          RegValue |= BIT14; break;
4819         case HDLC_ENCODING_NRZI_SPACE:         RegValue |= BIT14 + BIT13; break;
4820         case HDLC_ENCODING_BIPHASE_MARK:       RegValue |= BIT15; break;
4821         case HDLC_ENCODING_BIPHASE_SPACE:      RegValue |= BIT15 + BIT13; break;
4822         case HDLC_ENCODING_BIPHASE_LEVEL:      RegValue |= BIT15 + BIT14; break;
4823         case HDLC_ENCODING_DIFF_BIPHASE_LEVEL: RegValue |= BIT15 + BIT14 + BIT13; break;
4824         }
4825
4826         if ( (info->params.crc_type & HDLC_CRC_MASK) == HDLC_CRC_16_CCITT )
4827                 RegValue |= BIT9;
4828         else if ( (info->params.crc_type & HDLC_CRC_MASK) == HDLC_CRC_32_CCITT )
4829                 RegValue |= ( BIT12 | BIT10 | BIT9 );
4830
4831         usc_OutReg( info, RMR, RegValue );
4832
4833         /* Set the Receive count Limit Register (RCLR) to 0xffff. */
4834         /* When an opening flag of an SDLC frame is recognized the */
4835         /* Receive Character count (RCC) is loaded with the value in */
4836         /* RCLR. The RCC is decremented for each received byte.  The */
4837         /* value of RCC is stored after the closing flag of the frame */
4838         /* allowing the frame size to be computed. */
4839
4840         usc_OutReg( info, RCLR, RCLRVALUE );
4841
4842         usc_RCmd( info, RCmd_SelectRicrdma_level );
4843
4844         /* Receive Interrupt Control Register (RICR)
4845          *
4846          * <15..8>      ?       RxFIFO DMA Request Level
4847          * <7>          0       Exited Hunt IA (Interrupt Arm)
4848          * <6>          0       Idle Received IA
4849          * <5>          0       Break/Abort IA
4850          * <4>          0       Rx Bound IA
4851          * <3>          1       Queued status reflects oldest 2 bytes in FIFO
4852          * <2>          0       Abort/PE IA
4853          * <1>          1       Rx Overrun IA
4854          * <0>          0       Select TC0 value for readback
4855          *
4856          *      0000 0000 0000 1000 = 0x000a
4857          */
4858
4859         /* Carry over the Exit Hunt and Idle Received bits */
4860         /* in case they have been armed by usc_ArmEvents.   */
4861
4862         RegValue = usc_InReg( info, RICR ) & 0xc0;
4863
4864         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4865                 usc_OutReg( info, RICR, (u16)(0x030a | RegValue) );
4866         else
4867                 usc_OutReg( info, RICR, (u16)(0x140a | RegValue) );
4868
4869         /* Unlatch all Rx status bits and clear Rx status IRQ Pending */
4870
4871         usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
4872         usc_ClearIrqPendingBits( info, RECEIVE_STATUS );
4873
4874         /* Transmit mode Register (TMR)
4875          *
4876          * <15..13>     000     encoding
4877          * <12..11>     00      FCS = 16bit CRC CCITT (x15 + x12 + x5 + 1)
4878          * <10>         1       1 = Start CRC as all 1s (use for SDLC/HDLC)
4879          * <9>          0       1 = Tx CRC Enabled
4880          * <8>          0       1 = Append CRC to end of transmit frame
4881          * <7..6>       00      Transmit parity Even
4882          * <5>          0       Transmit parity Disabled
4883          * <4..2>       000     Tx Char Length = 8 bits
4884          * <1..0>       00      Disable Transmitter
4885          *
4886          *      0000 0100 0000 0000 = 0x0400
4887          */
4888
4889         RegValue = 0x0400;
4890
4891         switch ( info->params.encoding ) {
4892         case HDLC_ENCODING_NRZB:               RegValue |= BIT13; break;
4893         case HDLC_ENCODING_NRZI_MARK:          RegValue |= BIT14; break;
4894         case HDLC_ENCODING_NRZI_SPACE:         RegValue |= BIT14 + BIT13; break;
4895         case HDLC_ENCODING_BIPHASE_MARK:       RegValue |= BIT15; break;
4896         case HDLC_ENCODING_BIPHASE_SPACE:      RegValue |= BIT15 + BIT13; break;
4897         case HDLC_ENCODING_BIPHASE_LEVEL:      RegValue |= BIT15 + BIT14; break;
4898         case HDLC_ENCODING_DIFF_BIPHASE_LEVEL: RegValue |= BIT15 + BIT14 + BIT13; break;
4899         }
4900
4901         if ( (info->params.crc_type & HDLC_CRC_MASK) == HDLC_CRC_16_CCITT )
4902                 RegValue |= BIT9 + BIT8;
4903         else if ( (info->params.crc_type & HDLC_CRC_MASK) == HDLC_CRC_32_CCITT )
4904                 RegValue |= ( BIT12 | BIT10 | BIT9 | BIT8);
4905
4906         usc_OutReg( info, TMR, RegValue );
4907
4908         usc_set_txidle( info );
4909
4910
4911         usc_TCmd( info, TCmd_SelectTicrdma_level );
4912
4913         /* Transmit Interrupt Control Register (TICR)
4914          *
4915          * <15..8>      ?       Transmit FIFO DMA Level
4916          * <7>          0       Present IA (Interrupt Arm)
4917          * <6>          0       Idle Sent IA
4918          * <5>          1       Abort Sent IA
4919          * <4>          1       EOF/EOM Sent IA
4920          * <3>          0       CRC Sent IA
4921          * <2>          1       1 = Wait for SW Trigger to Start Frame
4922          * <1>          1       Tx Underrun IA
4923          * <0>          0       TC0 constant on read back
4924          *
4925          *      0000 0000 0011 0110 = 0x0036
4926          */
4927
4928         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4929                 usc_OutReg( info, TICR, 0x0736 );
4930         else
4931                 usc_OutReg( info, TICR, 0x1436 );
4932
4933         usc_UnlatchTxstatusBits( info, TXSTATUS_ALL );
4934         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS );
4935
4936         /*
4937         ** Transmit Command/Status Register (TCSR)
4938         **
4939         ** <15..12>     0000    TCmd
4940         ** <11>         0/1     UnderWait
4941         ** <10..08>     000     TxIdle
4942         ** <7>          x       PreSent
4943         ** <6>          x       IdleSent
4944         ** <5>          x       AbortSent
4945         ** <4>          x       EOF/EOM Sent
4946         ** <3>          x       CRC Sent
4947         ** <2>          x       All Sent
4948         ** <1>          x       TxUnder
4949         ** <0>          x       TxEmpty
4950         **
4951         ** 0000 0000 0000 0000 = 0x0000
4952         */
4953         info->tcsr_value = 0;
4954
4955         if ( !PreSL1660 )
4956                 info->tcsr_value |= TCSR_UNDERWAIT;
4957
4958         usc_OutReg( info, TCSR, info->tcsr_value );
4959
4960         /* Clock mode Control Register (CMCR)
4961          *
4962          * <15..14>     00      counter 1 Source = Disabled
4963          * <13..12>     00      counter 0 Source = Disabled
4964          * <11..10>     11      BRG1 Input is TxC Pin
4965          * <9..8>       11      BRG0 Input is TxC Pin
4966          * <7..6>       01      DPLL Input is BRG1 Output
4967          * <5..3>       XXX     TxCLK comes from Port 0
4968          * <2..0>       XXX     RxCLK comes from Port 1
4969          *
4970          *      0000 1111 0111 0111 = 0x0f77
4971          */
4972
4973         RegValue = 0x0f40;
4974
4975         if ( info->params.flags & HDLC_FLAG_RXC_DPLL )
4976                 RegValue |= 0x0003;     /* RxCLK from DPLL */
4977         else if ( info->params.flags & HDLC_FLAG_RXC_BRG )
4978                 RegValue |= 0x0004;     /* RxCLK from BRG0 */
4979         else if ( info->params.flags & HDLC_FLAG_RXC_TXCPIN)
4980                 RegValue |= 0x0006;     /* RxCLK from TXC Input */
4981         else
4982                 RegValue |= 0x0007;     /* RxCLK from Port1 */
4983
4984         if ( info->params.flags & HDLC_FLAG_TXC_DPLL )
4985                 RegValue |= 0x0018;     /* TxCLK from DPLL */
4986         else if ( info->params.flags & HDLC_FLAG_TXC_BRG )
4987                 RegValue |= 0x0020;     /* TxCLK from BRG0 */
4988         else if ( info->params.flags & HDLC_FLAG_TXC_RXCPIN)
4989                 RegValue |= 0x0038;     /* RxCLK from TXC Input */
4990         else
4991                 RegValue |= 0x0030;     /* TxCLK from Port0 */
4992
4993         usc_OutReg( info, CMCR, RegValue );
4994
4995
4996         /* Hardware Configuration Register (HCR)
4997          *
4998          * <15..14>     00      CTR0 Divisor:00=32,01=16,10=8,11=4
4999          * <13>         0       CTR1DSel:0=CTR0Div determines CTR0Div
5000          * <12>         0       CVOK:0=report code violation in biphase
5001          * <11..10>     00      DPLL Divisor:00=32,01=16,10=8,11=4
5002          * <9..8>       XX      DPLL mode:00=disable,01=NRZ,10=Biphase,11=Biphase Level
5003          * <7..6>       00      reserved
5004          * <5>          0       BRG1 mode:0=continuous,1=single cycle
5005          * <4>          X       BRG1 Enable
5006          * <3..2>       00      reserved
5007          * <1>          0       BRG0 mode:0=continuous,1=single cycle
5008          * <0>          0       BRG0 Enable
5009          */
5010
5011         RegValue = 0x0000;
5012
5013         if ( info->params.flags & (HDLC_FLAG_RXC_DPLL + HDLC_FLAG_TXC_DPLL) ) {
5014                 u32 XtalSpeed;
5015                 u32 DpllDivisor;
5016                 u16 Tc;
5017
5018                 /*  DPLL is enabled. Use BRG1 to provide continuous reference clock  */
5019                 /*  for DPLL. DPLL mode in HCR is dependent on the encoding used. */
5020
5021                 if ( info->bus_type == MGSL_BUS_TYPE_PCI )
5022                         XtalSpeed = 11059200;
5023                 else
5024                         XtalSpeed = 14745600;
5025
5026                 if ( info->params.flags & HDLC_FLAG_DPLL_DIV16 ) {
5027                         DpllDivisor = 16;
5028                         RegValue |= BIT10;
5029                 }
5030                 else if ( info->params.flags & HDLC_FLAG_DPLL_DIV8 ) {
5031                         DpllDivisor = 8;
5032                         RegValue |= BIT11;
5033                 }
5034                 else
5035                         DpllDivisor = 32;
5036
5037                 /*  Tc = (Xtal/Speed) - 1 */
5038                 /*  If twice the remainder of (Xtal/Speed) is greater than Speed */
5039                 /*  then rounding up gives a more precise time constant. Instead */
5040                 /*  of rounding up and then subtracting 1 we just don't subtract */
5041                 /*  the one in this case. */
5042
5043                 /*--------------------------------------------------
5044                  * ejz: for DPLL mode, application should use the
5045                  * same clock speed as the partner system, even
5046                  * though clocking is derived from the input RxData.
5047                  * In case the user uses a 0 for the clock speed,
5048                  * default to 0xffffffff and don't try to divide by
5049                  * zero
5050                  *--------------------------------------------------*/
5051                 if ( info->params.clock_speed )
5052                 {
5053                         Tc = (u16)((XtalSpeed/DpllDivisor)/info->params.clock_speed);
5054                         if ( !((((XtalSpeed/DpllDivisor) % info->params.clock_speed) * 2)
5055                                / info->params.clock_speed) )
5056                                 Tc--;
5057                 }
5058                 else
5059                         Tc = -1;
5060
5061
5062                 /* Write 16-bit Time Constant for BRG1 */
5063                 usc_OutReg( info, TC1R, Tc );
5064
5065                 RegValue |= BIT4;               /* enable BRG1 */
5066
5067                 switch ( info->params.encoding ) {
5068                 case HDLC_ENCODING_NRZ:
5069                 case HDLC_ENCODING_NRZB:
5070                 case HDLC_ENCODING_NRZI_MARK:
5071                 case HDLC_ENCODING_NRZI_SPACE: RegValue |= BIT8; break;
5072                 case HDLC_ENCODING_BIPHASE_MARK:
5073                 case HDLC_ENCODING_BIPHASE_SPACE: RegValue |= BIT9; break;
5074                 case HDLC_ENCODING_BIPHASE_LEVEL:
5075                 case HDLC_ENCODING_DIFF_BIPHASE_LEVEL: RegValue |= BIT9 + BIT8; break;
5076                 }
5077         }
5078
5079         usc_OutReg( info, HCR, RegValue );
5080
5081
5082         /* Channel Control/status Register (CCSR)
5083          *
5084          * <15>         X       RCC FIFO Overflow status (RO)
5085          * <14>         X       RCC FIFO Not Empty status (RO)
5086          * <13>         0       1 = Clear RCC FIFO (WO)
5087          * <12>         X       DPLL Sync (RW)
5088          * <11>         X       DPLL 2 Missed Clocks status (RO)
5089          * <10>         X       DPLL 1 Missed Clock status (RO)
5090          * <9..8>       00      DPLL Resync on rising and falling edges (RW)
5091          * <7>          X       SDLC Loop On status (RO)
5092          * <6>          X       SDLC Loop Send status (RO)
5093          * <5>          1       Bypass counters for TxClk and RxClk (RW)
5094          * <4..2>       000     Last Char of SDLC frame has 8 bits (RW)
5095          * <1..0>       00      reserved
5096          *
5097          *      0000 0000 0010 0000 = 0x0020
5098          */
5099
5100         usc_OutReg( info, CCSR, 0x1020 );
5101
5102
5103         if ( info->params.flags & HDLC_FLAG_AUTO_CTS ) {
5104                 usc_OutReg( info, SICR,
5105                             (u16)(usc_InReg(info,SICR) | SICR_CTS_INACTIVE) );
5106         }
5107
5108
5109         /* enable Master Interrupt Enable bit (MIE) */
5110         usc_EnableMasterIrqBit( info );
5111
5112         usc_ClearIrqPendingBits( info, RECEIVE_STATUS + RECEIVE_DATA +
5113                                 TRANSMIT_STATUS + TRANSMIT_DATA + MISC);
5114
5115         /* arm RCC underflow interrupt */
5116         usc_OutReg(info, SICR, (u16)(usc_InReg(info,SICR) | BIT3));
5117         usc_EnableInterrupts(info, MISC);
5118
5119         info->mbre_bit = 0;
5120         outw( 0, info->io_base );                       /* clear Master Bus Enable (DCAR) */
5121         usc_DmaCmd( info, DmaCmd_ResetAllChannels );    /* disable both DMA channels */
5122         info->mbre_bit = BIT8;
5123         outw( BIT8, info->io_base );                    /* set Master Bus Enable (DCAR) */
5124
5125         if (info->bus_type == MGSL_BUS_TYPE_ISA) {
5126                 /* Enable DMAEN (Port 7, Bit 14) */
5127                 /* This connects the DMA request signal to the ISA bus */
5128                 usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT15) & ~BIT14));
5129         }
5130
5131         /* DMA Control Register (DCR)
5132          *
5133          * <15..14>     10      Priority mode = Alternating Tx/Rx
5134          *              01      Rx has priority
5135          *              00      Tx has priority
5136          *
5137          * <13>         1       Enable Priority Preempt per DCR<15..14>
5138          *                      (WARNING DCR<11..10> must be 00 when this is 1)
5139          *              0       Choose activate channel per DCR<11..10>
5140          *
5141          * <12>         0       Little Endian for Array/List
5142          * <11..10>     00      Both Channels can use each bus grant
5143          * <9..6>       0000    reserved
5144          * <5>          0       7 CLK - Minimum Bus Re-request Interval
5145          * <4>          0       1 = drive D/C and S/D pins
5146          * <3>          1       1 = Add one wait state to all DMA cycles.
5147          * <2>          0       1 = Strobe /UAS on every transfer.
5148          * <1..0>       11      Addr incrementing only affects LS24 bits
5149          *
5150          *      0110 0000 0000 1011 = 0x600b
5151          */
5152
5153         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
5154                 /* PCI adapter does not need DMA wait state */
5155                 usc_OutDmaReg( info, DCR, 0xa00b );
5156         }
5157         else
5158                 usc_OutDmaReg( info, DCR, 0x800b );
5159
5160
5161         /* Receive DMA mode Register (RDMR)
5162          *
5163          * <15..14>     11      DMA mode = Linked List Buffer mode
5164          * <13>         1       RSBinA/L = store Rx status Block in Arrary/List entry
5165          * <12>         1       Clear count of List Entry after fetching
5166          * <11..10>     00      Address mode = Increment
5167          * <9>          1       Terminate Buffer on RxBound
5168          * <8>          0       Bus Width = 16bits
5169          * <7..0>       ?       status Bits (write as 0s)
5170          *
5171          * 1111 0010 0000 0000 = 0xf200
5172          */
5173
5174         usc_OutDmaReg( info, RDMR, 0xf200 );
5175
5176
5177         /* Transmit DMA mode Register (TDMR)
5178          *
5179          * <15..14>     11      DMA mode = Linked List Buffer mode
5180          * <13>         1       TCBinA/L = fetch Tx Control Block from List entry
5181          * <12>         1       Clear count of List Entry after fetching
5182          * <11..10>     00      Address mode = Increment
5183          * <9>          1       Terminate Buffer on end of frame
5184          * <8>          0       Bus Width = 16bits
5185          * <7..0>       ?       status Bits (Read Only so write as 0)
5186          *
5187          *      1111 0010 0000 0000 = 0xf200
5188          */
5189
5190         usc_OutDmaReg( info, TDMR, 0xf200 );
5191
5192
5193         /* DMA Interrupt Control Register (DICR)
5194          *
5195          * <15>         1       DMA Interrupt Enable
5196          * <14>         0       1 = Disable IEO from USC
5197          * <13>         0       1 = Don't provide vector during IntAck
5198          * <12>         1       1 = Include status in Vector
5199          * <10..2>      0       reserved, Must be 0s
5200          * <1>          0       1 = Rx DMA Interrupt Enabled
5201          * <0>          0       1 = Tx DMA Interrupt Enabled
5202          *
5203          *      1001 0000 0000 0000 = 0x9000
5204          */
5205
5206         usc_OutDmaReg( info, DICR, 0x9000 );
5207
5208         usc_InDmaReg( info, RDMR );             /* clear pending receive DMA IRQ bits */
5209         usc_InDmaReg( info, TDMR );             /* clear pending transmit DMA IRQ bits */
5210         usc_OutDmaReg( info, CDIR, 0x0303 );    /* clear IUS and Pending for Tx and Rx */
5211
5212         /* Channel Control Register (CCR)
5213          *
5214          * <15..14>     10      Use 32-bit Tx Control Blocks (TCBs)
5215          * <13>         0       Trigger Tx on SW Command Disabled
5216          * <12>         0       Flag Preamble Disabled
5217          * <11..10>     00      Preamble Length
5218          * <9..8>       00      Preamble Pattern
5219          * <7..6>       10      Use 32-bit Rx status Blocks (RSBs)
5220          * <5>          0       Trigger Rx on SW Command Disabled
5221          * <4..0>       0       reserved
5222          *
5223          *      1000 0000 1000 0000 = 0x8080
5224          */
5225
5226         RegValue = 0x8080;
5227
5228         switch ( info->params.preamble_length ) {
5229         case HDLC_PREAMBLE_LENGTH_16BITS: RegValue |= BIT10; break;
5230         case HDLC_PREAMBLE_LENGTH_32BITS: RegValue |= BIT11; break;
5231         case HDLC_PREAMBLE_LENGTH_64BITS: RegValue |= BIT11 + BIT10; break;
5232         }
5233
5234         switch ( info->params.preamble ) {
5235         case HDLC_PREAMBLE_PATTERN_FLAGS: RegValue |= BIT8 + BIT12; break;
5236         case HDLC_PREAMBLE_PATTERN_ONES:  RegValue |= BIT8; break;
5237         case HDLC_PREAMBLE_PATTERN_10:    RegValue |= BIT9; break;
5238         case HDLC_PREAMBLE_PATTERN_01:    RegValue |= BIT9 + BIT8; break;
5239         }
5240
5241         usc_OutReg( info, CCR, RegValue );
5242
5243
5244         /*
5245          * Burst/Dwell Control Register
5246          *
5247          * <15..8>      0x20    Maximum number of transfers per bus grant
5248          * <7..0>       0x00    Maximum number of clock cycles per bus grant
5249          */
5250
5251         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
5252                 /* don't limit bus occupancy on PCI adapter */
5253                 usc_OutDmaReg( info, BDCR, 0x0000 );
5254         }
5255         else
5256                 usc_OutDmaReg( info, BDCR, 0x2000 );
5257
5258         usc_stop_transmitter(info);
5259         usc_stop_receiver(info);
5260
5261 }       /* end of usc_set_sdlc_mode() */
5262
5263 /* usc_enable_loopback()
5264  *
5265  * Set the 16C32 for internal loopback mode.
5266  * The TxCLK and RxCLK signals are generated from the BRG0 and
5267  * the TxD is looped back to the RxD internally.
5268  *
5269  * Arguments:           info    pointer to device instance data
5270  *                      enable  1 = enable loopback, 0 = disable
5271  * Return Value:        None
5272  */
5273 static void usc_enable_loopback(struct mgsl_struct *info, int enable)
5274 {
5275         if (enable) {
5276                 /* blank external TXD output */
5277                 usc_OutReg(info,IOCR,usc_InReg(info,IOCR) | (BIT7+BIT6));
5278
5279                 /* Clock mode Control Register (CMCR)
5280                  *
5281                  * <15..14>     00      counter 1 Disabled
5282                  * <13..12>     00      counter 0 Disabled
5283                  * <11..10>     11      BRG1 Input is TxC Pin
5284                  * <9..8>       11      BRG0 Input is TxC Pin
5285                  * <7..6>       01      DPLL Input is BRG1 Output
5286                  * <5..3>       100     TxCLK comes from BRG0
5287                  * <2..0>       100     RxCLK comes from BRG0
5288                  *
5289                  * 0000 1111 0110 0100 = 0x0f64
5290                  */
5291
5292                 usc_OutReg( info, CMCR, 0x0f64 );
5293
5294                 /* Write 16-bit Time Constant for BRG0 */
5295                 /* use clock speed if available, otherwise use 8 for diagnostics */
5296                 if (info->params.clock_speed) {
5297                         if (info->bus_type == MGSL_BUS_TYPE_PCI)
5298                                 usc_OutReg(info, TC0R, (u16)((11059200/info->params.clock_speed)-1));
5299                         else
5300                                 usc_OutReg(info, TC0R, (u16)((14745600/info->params.clock_speed)-1));
5301                 } else
5302                         usc_OutReg(info, TC0R, (u16)8);
5303
5304                 /* Hardware Configuration Register (HCR) Clear Bit 1, BRG0
5305                    mode = Continuous Set Bit 0 to enable BRG0.  */
5306                 usc_OutReg( info, HCR, (u16)((usc_InReg( info, HCR ) & ~BIT1) | BIT0) );
5307
5308                 /* Input/Output Control Reg, <2..0> = 100, Drive RxC pin with BRG0 */
5309                 usc_OutReg(info, IOCR, (u16)((usc_InReg(info, IOCR) & 0xfff8) | 0x0004));
5310
5311                 /* set Internal Data loopback mode */
5312                 info->loopback_bits = 0x300;
5313                 outw( 0x0300, info->io_base + CCAR );
5314         } else {
5315                 /* enable external TXD output */
5316                 usc_OutReg(info,IOCR,usc_InReg(info,IOCR) & ~(BIT7+BIT6));
5317
5318                 /* clear Internal Data loopback mode */
5319                 info->loopback_bits = 0;
5320                 outw( 0,info->io_base + CCAR );
5321         }
5322
5323 }       /* end of usc_enable_loopback() */
5324
5325 /* usc_enable_aux_clock()
5326  *
5327  * Enabled the AUX clock output at the specified frequency.
5328  *
5329  * Arguments:
5330  *
5331  *      info            pointer to device extension
5332  *      data_rate       data rate of clock in bits per second
5333  *                      A data rate of 0 disables the AUX clock.
5334  *
5335  * Return Value:        None
5336  */
5337 static void usc_enable_aux_clock( struct mgsl_struct *info, u32 data_rate )
5338 {
5339         u32 XtalSpeed;
5340         u16 Tc;
5341
5342         if ( data_rate ) {
5343                 if ( info->bus_type == MGSL_BUS_TYPE_PCI )
5344                         XtalSpeed = 11059200;
5345                 else
5346                         XtalSpeed = 14745600;
5347
5348
5349                 /* Tc = (Xtal/Speed) - 1 */
5350                 /* If twice the remainder of (Xtal/Speed) is greater than Speed */
5351                 /* then rounding up gives a more precise time constant. Instead */
5352                 /* of rounding up and then subtracting 1 we just don't subtract */
5353                 /* the one in this case. */
5354
5355
5356                 Tc = (u16)(XtalSpeed/data_rate);
5357                 if ( !(((XtalSpeed % data_rate) * 2) / data_rate) )
5358                         Tc--;
5359
5360                 /* Write 16-bit Time Constant for BRG0 */
5361                 usc_OutReg( info, TC0R, Tc );
5362
5363                 /*
5364                  * Hardware Configuration Register (HCR)
5365                  * Clear Bit 1, BRG0 mode = Continuous
5366                  * Set Bit 0 to enable BRG0.
5367                  */
5368
5369                 usc_OutReg( info, HCR, (u16)((usc_InReg( info, HCR ) & ~BIT1) | BIT0) );
5370
5371                 /* Input/Output Control Reg, <2..0> = 100, Drive RxC pin with BRG0 */
5372                 usc_OutReg( info, IOCR, (u16)((usc_InReg(info, IOCR) & 0xfff8) | 0x0004) );
5373         } else {
5374                 /* data rate == 0 so turn off BRG0 */
5375                 usc_OutReg( info, HCR, (u16)(usc_InReg( info, HCR ) & ~BIT0) );
5376         }
5377
5378 }       /* end of usc_enable_aux_clock() */
5379
5380 /*
5381  *
5382  * usc_process_rxoverrun_sync()
5383  *
5384  *              This function processes a receive overrun by resetting the
5385  *              receive DMA buffers and issuing a Purge Rx FIFO command
5386  *              to allow the receiver to continue receiving.
5387  *
5388  * Arguments:
5389  *
5390  *      info            pointer to device extension
5391  *
5392  * Return Value: None
5393  */
5394 static void usc_process_rxoverrun_sync( struct mgsl_struct *info )
5395 {
5396         int start_index;
5397         int end_index;
5398         int frame_start_index;
5399         int start_of_frame_found = FALSE;
5400         int end_of_frame_found = FALSE;
5401         int reprogram_dma = FALSE;
5402
5403         DMABUFFERENTRY *buffer_list = info->rx_buffer_list;
5404         u32 phys_addr;
5405
5406         usc_DmaCmd( info, DmaCmd_PauseRxChannel );
5407         usc_RCmd( info, RCmd_EnterHuntmode );
5408         usc_RTCmd( info, RTCmd_PurgeRxFifo );
5409
5410         /* CurrentRxBuffer points to the 1st buffer of the next */
5411         /* possibly available receive frame. */
5412
5413         frame_start_index = start_index = end_index = info->current_rx_buffer;
5414
5415         /* Search for an unfinished string of buffers. This means */
5416         /* that a receive frame started (at least one buffer with */
5417         /* count set to zero) but there is no terminiting buffer */
5418         /* (status set to non-zero). */
5419
5420         while( !buffer_list[end_index].count )
5421         {
5422                 /* Count field has been reset to zero by 16C32. */
5423                 /* This buffer is currently in use. */
5424
5425                 if ( !start_of_frame_found )
5426                 {
5427                         start_of_frame_found = TRUE;
5428                         frame_start_index = end_index;
5429                         end_of_frame_found = FALSE;
5430                 }
5431
5432                 if ( buffer_list[end_index].status )
5433                 {
5434                         /* Status field has been set by 16C32. */
5435                         /* This is the last buffer of a received frame. */
5436
5437                         /* We want to leave the buffers for this frame intact. */
5438                         /* Move on to next possible frame. */
5439
5440                         start_of_frame_found = FALSE;
5441                         end_of_frame_found = TRUE;
5442                 }
5443
5444                 /* advance to next buffer entry in linked list */
5445                 end_index++;
5446                 if ( end_index == info->rx_buffer_count )
5447                         end_index = 0;
5448
5449                 if ( start_index == end_index )
5450                 {
5451                         /* The entire list has been searched with all Counts == 0 and */
5452                         /* all Status == 0. The receive buffers are */
5453                         /* completely screwed, reset all receive buffers! */
5454                         mgsl_reset_rx_dma_buffers( info );
5455                         frame_start_index = 0;
5456                         start_of_frame_found = FALSE;
5457                         reprogram_dma = TRUE;
5458                         break;
5459                 }
5460         }
5461
5462         if ( start_of_frame_found && !end_of_frame_found )
5463         {
5464                 /* There is an unfinished string of receive DMA buffers */
5465                 /* as a result of the receiver overrun. */
5466
5467                 /* Reset the buffers for the unfinished frame */
5468                 /* and reprogram the receive DMA controller to start */
5469                 /* at the 1st buffer of unfinished frame. */
5470
5471                 start_index = frame_start_index;
5472
5473                 do
5474                 {
5475                         *((unsigned long *)&(info->rx_buffer_list[start_index++].count)) = DMABUFFERSIZE;
5476
5477                         /* Adjust index for wrap around. */
5478                         if ( start_index == info->rx_buffer_count )
5479                                 start_index = 0;
5480
5481                 } while( start_index != end_index );
5482
5483                 reprogram_dma = TRUE;
5484         }
5485
5486         if ( reprogram_dma )
5487         {
5488                 usc_UnlatchRxstatusBits(info,RXSTATUS_ALL);
5489                 usc_ClearIrqPendingBits(info, RECEIVE_DATA|RECEIVE_STATUS);
5490                 usc_UnlatchRxstatusBits(info, RECEIVE_DATA|RECEIVE_STATUS);
5491
5492                 usc_EnableReceiver(info,DISABLE_UNCONDITIONAL);
5493
5494                 /* This empties the receive FIFO and loads the RCC with RCLR */
5495                 usc_OutReg( info, CCSR, (u16)(usc_InReg(info,CCSR) | BIT13) );
5496
5497                 /* program 16C32 with physical address of 1st DMA buffer entry */
5498                 phys_addr = info->rx_buffer_list[frame_start_index].phys_entry;
5499                 usc_OutDmaReg( info, NRARL, (u16)phys_addr );
5500                 usc_OutDmaReg( info, NRARU, (u16)(phys_addr >> 16) );
5501
5502                 usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
5503                 usc_ClearIrqPendingBits( info, RECEIVE_DATA + RECEIVE_STATUS );
5504                 usc_EnableInterrupts( info, RECEIVE_STATUS );
5505
5506                 /* 1. Arm End of Buffer (EOB) Receive DMA Interrupt (BIT2 of RDIAR) */
5507                 /* 2. Enable Receive DMA Interrupts (BIT1 of DICR) */
5508
5509                 usc_OutDmaReg( info, RDIAR, BIT3 + BIT2 );
5510                 usc_OutDmaReg( info, DICR, (u16)(usc_InDmaReg(info,DICR) | BIT1) );
5511                 usc_DmaCmd( info, DmaCmd_InitRxChannel );
5512                 if ( info->params.flags & HDLC_FLAG_AUTO_DCD )
5513                         usc_EnableReceiver(info,ENABLE_AUTO_DCD);
5514                 else
5515                         usc_EnableReceiver(info,ENABLE_UNCONDITIONAL);
5516         }
5517         else
5518         {
5519                 /* This empties the receive FIFO and loads the RCC with RCLR */
5520                 usc_OutReg( info, CCSR, (u16)(usc_InReg(info,CCSR) | BIT13) );
5521                 usc_RTCmd( info, RTCmd_PurgeRxFifo );
5522         }
5523
5524 }       /* end of usc_process_rxoverrun_sync() */
5525
5526 /* usc_stop_receiver()
5527  *
5528  *      Disable USC receiver
5529  *
5530  * Arguments:           info    pointer to device instance data
5531  * Return Value:        None
5532  */
5533 static void usc_stop_receiver( struct mgsl_struct *info )
5534 {
5535         if (debug_level >= DEBUG_LEVEL_ISR)
5536                 printk("%s(%d):usc_stop_receiver(%s)\n",
5537                          __FILE__,__LINE__, info->device_name );
5538
5539         /* Disable receive DMA channel. */
5540         /* This also disables receive DMA channel interrupts */
5541         usc_DmaCmd( info, DmaCmd_ResetRxChannel );
5542
5543         usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
5544         usc_ClearIrqPendingBits( info, RECEIVE_DATA + RECEIVE_STATUS );
5545         usc_DisableInterrupts( info, RECEIVE_DATA + RECEIVE_STATUS );
5546
5547         usc_EnableReceiver(info,DISABLE_UNCONDITIONAL);
5548
5549         /* This empties the receive FIFO and loads the RCC with RCLR */
5550         usc_OutReg( info, CCSR, (u16)(usc_InReg(info,CCSR) | BIT13) );
5551         usc_RTCmd( info, RTCmd_PurgeRxFifo );
5552
5553         info->rx_enabled = 0;
5554         info->rx_overflow = 0;
5555         info->rx_rcc_underrun = 0;
5556
5557 }       /* end of stop_receiver() */
5558
5559 /* usc_start_receiver()
5560  *
5561  *      Enable the USC receiver
5562  *
5563  * Arguments:           info    pointer to device instance data
5564  * Return Value:        None
5565  */
5566 static void usc_start_receiver( struct mgsl_struct *info )
5567 {
5568         u32 phys_addr;
5569
5570         if (debug_level >= DEBUG_LEVEL_ISR)
5571                 printk("%s(%d):usc_start_receiver(%s)\n",
5572                          __FILE__,__LINE__, info->device_name );
5573
5574         mgsl_reset_rx_dma_buffers( info );
5575         usc_stop_receiver( info );
5576
5577         usc_OutReg( info, CCSR, (u16)(usc_InReg(info,CCSR) | BIT13) );
5578         usc_RTCmd( info, RTCmd_PurgeRxFifo );
5579
5580         if ( info->params.mode == MGSL_MODE_HDLC ||
5581                 info->params.mode == MGSL_MODE_RAW ) {
5582                 /* DMA mode Transfers */
5583                 /* Program the DMA controller. */
5584                 /* Enable the DMA controller end of buffer interrupt. */
5585
5586                 /* program 16C32 with physical address of 1st DMA buffer entry */
5587                 phys_addr = info->rx_buffer_list[0].phys_entry;
5588                 usc_OutDmaReg( info, NRARL, (u16)phys_addr );
5589                 usc_OutDmaReg( info, NRARU, (u16)(phys_addr >> 16) );
5590
5591                 usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
5592                 usc_ClearIrqPendingBits( info, RECEIVE_DATA + RECEIVE_STATUS );
5593                 usc_EnableInterrupts( info, RECEIVE_STATUS );
5594
5595                 /* 1. Arm End of Buffer (EOB) Receive DMA Interrupt (BIT2 of RDIAR) */
5596                 /* 2. Enable Receive DMA Interrupts (BIT1 of DICR) */
5597
5598                 usc_OutDmaReg( info, RDIAR, BIT3 + BIT2 );
5599                 usc_OutDmaReg( info, DICR, (u16)(usc_InDmaReg(info,DICR) | BIT1) );
5600                 usc_DmaCmd( info, DmaCmd_InitRxChannel );
5601                 if ( info->params.flags & HDLC_FLAG_AUTO_DCD )
5602                         usc_EnableReceiver(info,ENABLE_AUTO_DCD);
5603                 else
5604                         usc_EnableReceiver(info,ENABLE_UNCONDITIONAL);
5605         } else {
5606                 usc_UnlatchRxstatusBits(info, RXSTATUS_ALL);
5607                 usc_ClearIrqPendingBits(info, RECEIVE_DATA + RECEIVE_STATUS);
5608                 usc_EnableInterrupts(info, RECEIVE_DATA);
5609
5610                 usc_RTCmd( info, RTCmd_PurgeRxFifo );
5611                 usc_RCmd( info, RCmd_EnterHuntmode );
5612
5613                 usc_EnableReceiver(info,ENABLE_UNCONDITIONAL);
5614         }
5615
5616         usc_OutReg( info, CCSR, 0x1020 );
5617
5618         info->rx_enabled = 1;
5619
5620 }       /* end of usc_start_receiver() */
5621
5622 /* usc_start_transmitter()
5623  *
5624  *      Enable the USC transmitter and send a transmit frame if
5625  *      one is loaded in the DMA buffers.
5626  *
5627  * Arguments:           info    pointer to device instance data
5628  * Return Value:        None
5629  */
5630 static void usc_start_transmitter( struct mgsl_struct *info )
5631 {
5632         u32 phys_addr;
5633         unsigned int FrameSize;
5634
5635         if (debug_level >= DEBUG_LEVEL_ISR)
5636                 printk("%s(%d):usc_start_transmitter(%s)\n",
5637                          __FILE__,__LINE__, info->device_name );
5638
5639         if ( info->xmit_cnt ) {
5640
5641                 /* If auto RTS enabled and RTS is inactive, then assert */
5642                 /* RTS and set a flag indicating that the driver should */
5643                 /* negate RTS when the transmission completes. */
5644
5645                 info->drop_rts_on_tx_done = 0;
5646
5647                 if ( info->params.flags & HDLC_FLAG_AUTO_RTS ) {
5648                         usc_get_serial_signals( info );
5649                         if ( !(info->serial_signals & SerialSignal_RTS) ) {
5650                                 info->serial_signals |= SerialSignal_RTS;
5651                                 usc_set_serial_signals( info );
5652                                 info->drop_rts_on_tx_done = 1;
5653                         }
5654                 }
5655
5656
5657                 if ( info->params.mode == MGSL_MODE_ASYNC ) {
5658                         if ( !info->tx_active ) {
5659                                 usc_UnlatchTxstatusBits(info, TXSTATUS_ALL);
5660                                 usc_ClearIrqPendingBits(info, TRANSMIT_STATUS + TRANSMIT_DATA);
5661                                 usc_EnableInterrupts(info, TRANSMIT_DATA);
5662                                 usc_load_txfifo(info);
5663                         }
5664                 } else {
5665                         /* Disable transmit DMA controller while programming. */
5666                         usc_DmaCmd( info, DmaCmd_ResetTxChannel );
5667
5668                         /* Transmit DMA buffer is loaded, so program USC */
5669                         /* to send the frame contained in the buffers.   */
5670
5671                         FrameSize = info->tx_buffer_list[info->start_tx_dma_buffer].rcc;
5672
5673                         /* if operating in Raw sync mode, reset the rcc component
5674                          * of the tx dma buffer entry, otherwise, the serial controller
5675                          * will send a closing sync char after this count.
5676                          */
5677                         if ( info->params.mode == MGSL_MODE_RAW )
5678                                 info->tx_buffer_list[info->start_tx_dma_buffer].rcc = 0;
5679
5680                         /* Program the Transmit Character Length Register (TCLR) */
5681                         /* and clear FIFO (TCC is loaded with TCLR on FIFO clear) */
5682                         usc_OutReg( info, TCLR, (u16)FrameSize );
5683
5684                         usc_RTCmd( info, RTCmd_PurgeTxFifo );
5685
5686                         /* Program the address of the 1st DMA Buffer Entry in linked list */
5687                         phys_addr = info->tx_buffer_list[info->start_tx_dma_buffer].phys_entry;
5688                         usc_OutDmaReg( info, NTARL, (u16)phys_addr );
5689                         usc_OutDmaReg( info, NTARU, (u16)(phys_addr >> 16) );
5690
5691                         usc_UnlatchTxstatusBits( info, TXSTATUS_ALL );
5692                         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS );
5693                         usc_EnableInterrupts( info, TRANSMIT_STATUS );
5694
5695                         if ( info->params.mode == MGSL_MODE_RAW &&
5696                                         info->num_tx_dma_buffers > 1 ) {
5697                            /* When running external sync mode, attempt to 'stream' transmit  */
5698                            /* by filling tx dma buffers as they become available. To do this */
5699                            /* we need to enable Tx DMA EOB Status interrupts :               */
5700                            /*                                                                */
5701                            /* 1. Arm End of Buffer (EOB) Transmit DMA Interrupt (BIT2 of TDIAR) */
5702                            /* 2. Enable Transmit DMA Interrupts (BIT0 of DICR) */
5703
5704                            usc_OutDmaReg( info, TDIAR, BIT2|BIT3 );
5705                            usc_OutDmaReg( info, DICR, (u16)(usc_InDmaReg(info,DICR) | BIT0) );
5706                         }
5707
5708                         /* Initialize Transmit DMA Channel */
5709                         usc_DmaCmd( info, DmaCmd_InitTxChannel );
5710
5711                         usc_TCmd( info, TCmd_SendFrame );
5712
5713                         info->tx_timer.expires = jiffies + msecs_to_jiffies(5000);
5714                         add_timer(&info->tx_timer);
5715                 }
5716                 info->tx_active = 1;
5717         }
5718
5719         if ( !info->tx_enabled ) {
5720                 info->tx_enabled = 1;
5721                 if ( info->params.flags & HDLC_FLAG_AUTO_CTS )
5722                         usc_EnableTransmitter(info,ENABLE_AUTO_CTS);
5723                 else
5724                         usc_EnableTransmitter(info,ENABLE_UNCONDITIONAL);
5725         }
5726
5727 }       /* end of usc_start_transmitter() */
5728
5729 /* usc_stop_transmitter()
5730  *
5731  *      Stops the transmitter and DMA
5732  *
5733  * Arguments:           info    pointer to device isntance data
5734  * Return Value:        None
5735  */
5736 static void usc_stop_transmitter( struct mgsl_struct *info )
5737 {
5738         if (debug_level >= DEBUG_LEVEL_ISR)
5739                 printk("%s(%d):usc_stop_transmitter(%s)\n",
5740                          __FILE__,__LINE__, info->device_name );
5741
5742         del_timer(&info->tx_timer);
5743
5744         usc_UnlatchTxstatusBits( info, TXSTATUS_ALL );
5745         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS + TRANSMIT_DATA );
5746         usc_DisableInterrupts( info, TRANSMIT_STATUS + TRANSMIT_DATA );
5747
5748         usc_EnableTransmitter(info,DISABLE_UNCONDITIONAL);
5749         usc_DmaCmd( info, DmaCmd_ResetTxChannel );
5750         usc_RTCmd( info, RTCmd_PurgeTxFifo );
5751
5752         info->tx_enabled = 0;
5753         info->tx_active  = 0;
5754
5755 }       /* end of usc_stop_transmitter() */
5756
5757 /* usc_load_txfifo()
5758  *
5759  *      Fill the transmit FIFO until the FIFO is full or
5760  *      there is no more data to load.
5761  *
5762  * Arguments:           info    pointer to device extension (instance data)
5763  * Return Value:        None
5764  */
5765 static void usc_load_txfifo( struct mgsl_struct *info )
5766 {
5767         int Fifocount;
5768         u8 TwoBytes[2];
5769
5770         if ( !info->xmit_cnt && !info->x_char )
5771                 return;
5772
5773         /* Select transmit FIFO status readback in TICR */
5774         usc_TCmd( info, TCmd_SelectTicrTxFifostatus );
5775
5776         /* load the Transmit FIFO until FIFOs full or all data sent */
5777
5778         while( (Fifocount = usc_InReg(info, TICR) >> 8) && info->xmit_cnt ) {
5779                 /* there is more space in the transmit FIFO and */
5780                 /* there is more data in transmit buffer */
5781
5782                 if ( (info->xmit_cnt > 1) && (Fifocount > 1) && !info->x_char ) {
5783                         /* write a 16-bit word from transmit buffer to 16C32 */
5784
5785                         TwoBytes[0] = info->xmit_buf[info->xmit_tail++];
5786                         info->xmit_tail = info->xmit_tail & (SERIAL_XMIT_SIZE-1);
5787                         TwoBytes[1] = info->xmit_buf[info->xmit_tail++];
5788                         info->xmit_tail = info->xmit_tail & (SERIAL_XMIT_SIZE-1);
5789
5790                         outw( *((u16 *)TwoBytes), info->io_base + DATAREG);
5791
5792                         info->xmit_cnt -= 2;
5793                         info->icount.tx += 2;
5794                 } else {
5795                         /* only 1 byte left to transmit or 1 FIFO slot left */
5796
5797                         outw( (inw( info->io_base + CCAR) & 0x0780) | (TDR+LSBONLY),
5798                                 info->io_base + CCAR );
5799
5800                         if (info->x_char) {
5801                                 /* transmit pending high priority char */
5802                                 outw( info->x_char,info->io_base + CCAR );
5803                                 info->x_char = 0;
5804                         } else {
5805                                 outw( info->xmit_buf[info->xmit_tail++],info->io_base + CCAR );
5806                                 info->xmit_tail = info->xmit_tail & (SERIAL_XMIT_SIZE-1);
5807                                 info->xmit_cnt--;
5808                         }
5809                         info->icount.tx++;
5810                 }
5811         }
5812
5813 }       /* end of usc_load_txfifo() */
5814
5815 /* usc_reset()
5816  *
5817  *      Reset the adapter to a known state and prepare it for further use.
5818  *
5819  * Arguments:           info    pointer to device instance data
5820  * Return Value:        None
5821  */
5822 static void usc_reset( struct mgsl_struct *info )
5823 {
5824         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
5825                 int i;
5826                 u32 readval;
5827
5828                 /* Set BIT30 of Misc Control Register */
5829                 /* (Local Control Register 0x50) to force reset of USC. */
5830
5831                 volatile u32 *MiscCtrl = (u32 *)(info->lcr_base + 0x50);
5832                 u32 *LCR0BRDR = (u32 *)(info->lcr_base + 0x28);
5833
5834                 info->misc_ctrl_value |= BIT30;
5835                 *MiscCtrl = info->misc_ctrl_value;
5836
5837                 /*
5838                  * Force at least 170ns delay before clearing
5839                  * reset bit. Each read from LCR takes at least
5840                  * 30ns so 10 times for 300ns to be safe.
5841                  */
5842                 for(i=0;i<10;i++)
5843                         readval = *MiscCtrl;
5844
5845                 info->misc_ctrl_value &= ~BIT30;
5846                 *MiscCtrl = info->misc_ctrl_value;
5847
5848                 *LCR0BRDR = BUS_DESCRIPTOR(
5849                         1,              // Write Strobe Hold (0-3)
5850                         2,              // Write Strobe Delay (0-3)
5851                         2,              // Read Strobe Delay  (0-3)
5852                         0,              // NWDD (Write data-data) (0-3)
5853                         4,              // NWAD (Write Addr-data) (0-31)
5854                         0,              // NXDA (Read/Write Data-Addr) (0-3)
5855                         0,              // NRDD (Read Data-Data) (0-3)
5856                         5               // NRAD (Read Addr-Data) (0-31)
5857                         );
5858         } else {
5859                 /* do HW reset */
5860                 outb( 0,info->io_base + 8 );
5861         }
5862
5863         info->mbre_bit = 0;
5864         info->loopback_bits = 0;
5865         info->usc_idle_mode = 0;
5866
5867         /*
5868          * Program the Bus Configuration Register (BCR)
5869          *
5870          * <15>         0       Don't use separate address
5871          * <14..6>      0       reserved
5872          * <5..4>       00      IAckmode = Default, don't care
5873          * <3>          1       Bus Request Totem Pole output
5874          * <2>          1       Use 16 Bit data bus
5875          * <1>          0       IRQ Totem Pole output
5876          * <0>          0       Don't Shift Right Addr
5877          *
5878          * 0000 0000 0000 1100 = 0x000c
5879          *
5880          * By writing to io_base + SDPIN the Wait/Ack pin is
5881          * programmed to work as a Wait pin.
5882          */
5883
5884         outw( 0x000c,info->io_base + SDPIN );
5885
5886
5887         outw( 0,info->io_base );
5888         outw( 0,info->io_base + CCAR );
5889
5890         /* select little endian byte ordering */
5891         usc_RTCmd( info, RTCmd_SelectLittleEndian );
5892
5893
5894         /* Port Control Register (PCR)
5895          *
5896          * <15..14>     11      Port 7 is Output (~DMAEN, Bit 14 : 0 = Enabled)
5897          * <13..12>     11      Port 6 is Output (~INTEN, Bit 12 : 0 = Enabled)
5898          * <11..10>     00      Port 5 is Input (No Connect, Don't Care)
5899          * <9..8>       00      Port 4 is Input (No Connect, Don't Care)
5900          * <7..6>       11      Port 3 is Output (~RTS, Bit 6 : 0 = Enabled )
5901          * <5..4>       11      Port 2 is Output (~DTR, Bit 4 : 0 = Enabled )
5902          * <3..2>       01      Port 1 is Input (Dedicated RxC)
5903          * <1..0>       01      Port 0 is Input (Dedicated TxC)
5904          *
5905          *      1111 0000 1111 0101 = 0xf0f5
5906          */
5907
5908         usc_OutReg( info, PCR, 0xf0f5 );
5909
5910
5911         /*
5912          * Input/Output Control Register
5913          *
5914          * <15..14>     00      CTS is active low input
5915          * <13..12>     00      DCD is active low input
5916          * <11..10>     00      TxREQ pin is input (DSR)
5917          * <9..8>       00      RxREQ pin is input (RI)
5918          * <7..6>       00      TxD is output (Transmit Data)
5919          * <5..3>       000     TxC Pin in Input (14.7456MHz Clock)
5920          * <2..0>       100     RxC is Output (drive with BRG0)
5921          *
5922          *      0000 0000 0000 0100 = 0x0004
5923          */
5924
5925         usc_OutReg( info, IOCR, 0x0004 );
5926
5927 }       /* end of usc_reset() */
5928
5929 /* usc_set_async_mode()
5930  *
5931  *      Program adapter for asynchronous communications.
5932  *
5933  * Arguments:           info            pointer to device instance data
5934  * Return Value:        None
5935  */
5936 static void usc_set_async_mode( struct mgsl_struct *info )
5937 {
5938         u16 RegValue;
5939
5940         /* disable interrupts while programming USC */
5941         usc_DisableMasterIrqBit( info );
5942
5943         outw( 0, info->io_base );                       /* clear Master Bus Enable (DCAR) */
5944         usc_DmaCmd( info, DmaCmd_ResetAllChannels );    /* disable both DMA channels */
5945
5946         usc_loopback_frame( info );
5947
5948         /* Channel mode Register (CMR)
5949          *
5950          * <15..14>     00      Tx Sub modes, 00 = 1 Stop Bit
5951          * <13..12>     00                    00 = 16X Clock
5952          * <11..8>      0000    Transmitter mode = Asynchronous
5953          * <7..6>       00      reserved?
5954          * <5..4>       00      Rx Sub modes, 00 = 16X Clock
5955          * <3..0>       0000    Receiver mode = Asynchronous
5956          *
5957          * 0000 0000 0000 0000 = 0x0
5958          */
5959
5960         RegValue = 0;
5961         if ( info->params.stop_bits != 1 )
5962                 RegValue |= BIT14;
5963         usc_OutReg( info, CMR, RegValue );
5964
5965
5966         /* Receiver mode Register (RMR)
5967          *
5968          * <15..13>     000     encoding = None
5969          * <12..08>     00000   reserved (Sync Only)
5970          * <7..6>       00      Even parity
5971          * <5>          0       parity disabled
5972          * <4..2>       000     Receive Char Length = 8 bits
5973          * <1..0>       00      Disable Receiver
5974          *
5975          * 0000 0000 0000 0000 = 0x0
5976          */
5977
5978         RegValue = 0;
5979
5980         if ( info->params.data_bits != 8 )
5981                 RegValue |= BIT4+BIT3+BIT2;
5982
5983         if ( info->params.parity != ASYNC_PARITY_NONE ) {
5984                 RegValue |= BIT5;
5985                 if ( info->params.parity != ASYNC_PARITY_ODD )
5986                         RegValue |= BIT6;
5987         }
5988
5989         usc_OutReg( info, RMR, RegValue );
5990
5991
5992         /* Set IRQ trigger level */
5993
5994         usc_RCmd( info, RCmd_SelectRicrIntLevel );
5995
5996
5997         /* Receive Interrupt Control Register (RICR)
5998          *
5999          * <15..8>      ?               RxFIFO IRQ Request Level
6000          *
6001          * Note: For async mode the receive FIFO level must be set
6002          * to 0 to avoid the situation where the FIFO contains fewer bytes
6003          * than the trigger level and no more data is expected.
6004          *
6005          * <7>          0               Exited Hunt IA (Interrupt Arm)
6006          * <6>          0               Idle Received IA
6007          * <5>          0               Break/Abort IA
6008          * <4>          0               Rx Bound IA
6009          * <3>          0               Queued status reflects oldest byte in FIFO
6010          * <2>          0               Abort/PE IA
6011          * <1>          0               Rx Overrun IA
6012          * <0>          0               Select TC0 value for readback
6013          *
6014          * 0000 0000 0100 0000 = 0x0000 + (FIFOLEVEL in MSB)
6015          */
6016
6017         usc_OutReg( info, RICR, 0x0000 );
6018
6019         usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
6020         usc_ClearIrqPendingBits( info, RECEIVE_STATUS );
6021
6022
6023         /* Transmit mode Register (TMR)
6024          *
6025          * <15..13>     000     encoding = None
6026          * <12..08>     00000   reserved (Sync Only)
6027          * <7..6>       00      Transmit parity Even
6028          * <5>          0       Transmit parity Disabled
6029          * <4..2>       000     Tx Char Length = 8 bits
6030          * <1..0>       00      Disable Transmitter
6031          *
6032          * 0000 0000 0000 0000 = 0x0
6033          */
6034
6035         RegValue = 0;
6036
6037         if ( info->params.data_bits != 8 )
6038                 RegValue |= BIT4+BIT3+BIT2;
6039
6040         if ( info->params.parity != ASYNC_PARITY_NONE ) {
6041                 RegValue |= BIT5;
6042                 if ( info->params.parity != ASYNC_PARITY_ODD )
6043                         RegValue |= BIT6;
6044         }
6045
6046         usc_OutReg( info, TMR, RegValue );
6047
6048         usc_set_txidle( info );
6049
6050
6051         /* Set IRQ trigger level */
6052
6053         usc_TCmd( info, TCmd_SelectTicrIntLevel );
6054
6055
6056         /* Transmit Interrupt Control Register (TICR)
6057          *
6058          * <15..8>      ?       Transmit FIFO IRQ Level
6059          * <7>          0       Present IA (Interrupt Arm)
6060          * <6>          1       Idle Sent IA
6061          * <5>          0       Abort Sent IA
6062          * <4>          0       EOF/EOM Sent IA
6063          * <3>          0       CRC Sent IA
6064          * <2>          0       1 = Wait for SW Trigger to Start Frame
6065          * <1>          0       Tx Underrun IA
6066          * <0>          0       TC0 constant on read back
6067          *
6068          *      0000 0000 0100 0000 = 0x0040
6069          */
6070
6071         usc_OutReg( info, TICR, 0x1f40 );
6072
6073         usc_UnlatchTxstatusBits( info, TXSTATUS_ALL );
6074         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS );
6075
6076         usc_enable_async_clock( info, info->params.data_rate );
6077
6078
6079         /* Channel Control/status Register (CCSR)
6080          *
6081          * <15>         X       RCC FIFO Overflow status (RO)
6082          * <14>         X       RCC FIFO Not Empty status (RO)
6083          * <13>         0       1 = Clear RCC FIFO (WO)
6084          * <12>         X       DPLL in Sync status (RO)
6085          * <11>         X       DPLL 2 Missed Clocks status (RO)
6086          * <10>         X       DPLL 1 Missed Clock status (RO)
6087          * <9..8>       00      DPLL Resync on rising and falling edges (RW)
6088          * <7>          X       SDLC Loop On status (RO)
6089          * <6>          X       SDLC Loop Send status (RO)
6090          * <5>          1       Bypass counters for TxClk and RxClk (RW)
6091          * <4..2>       000     Last Char of SDLC frame has 8 bits (RW)
6092          * <1..0>       00      reserved
6093          *
6094          *      0000 0000 0010 0000 = 0x0020
6095          */
6096
6097         usc_OutReg( info, CCSR, 0x0020 );
6098
6099         usc_DisableInterrupts( info, TRANSMIT_STATUS + TRANSMIT_DATA +
6100                               RECEIVE_DATA + RECEIVE_STATUS );
6101
6102         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS + TRANSMIT_DATA +
6103                                 RECEIVE_DATA + RECEIVE_STATUS );
6104
6105         usc_EnableMasterIrqBit( info );
6106
6107         if (info->bus_type == MGSL_BUS_TYPE_ISA) {
6108                 /* Enable INTEN (Port 6, Bit12) */
6109                 /* This connects the IRQ request signal to the ISA bus */
6110                 usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT13) & ~BIT12));
6111         }
6112
6113         if (info->params.loopback) {
6114                 info->loopback_bits = 0x300;
6115                 outw(0x0300, info->io_base + CCAR);
6116         }
6117
6118 }       /* end of usc_set_async_mode() */
6119
6120 /* usc_loopback_frame()
6121  *
6122  *      Loop back a small (2 byte) dummy SDLC frame.
6123  *      Interrupts and DMA are NOT used. The purpose of this is to
6124  *      clear any 'stale' status info left over from running in async mode.
6125  *
6126  *      The 16C32 shows the strange behaviour of marking the 1st
6127  *      received SDLC frame with a CRC error even when there is no
6128  *      CRC error. To get around this a small dummy from of 2 bytes
6129  *      is looped back when switching from async to sync mode.
6130  *
6131  * Arguments:           info            pointer to device instance data
6132  * Return Value:        None
6133  */
6134 static void usc_loopback_frame( struct mgsl_struct *info )
6135 {
6136         int i;
6137         unsigned long oldmode = info->params.mode;
6138
6139         info->params.mode = MGSL_MODE_HDLC;
6140
6141         usc_DisableMasterIrqBit( info );
6142
6143         usc_set_sdlc_mode( info );
6144         usc_enable_loopback( info, 1 );
6145
6146         /* Write 16-bit Time Constant for BRG0 */
6147         usc_OutReg( info, TC0R, 0 );
6148
6149         /* Channel Control Register (CCR)
6150          *
6151          * <15..14>     00      Don't use 32-bit Tx Control Blocks (TCBs)
6152          * <13>         0       Trigger Tx on SW Command Disabled
6153          * <12>         0       Flag Preamble Disabled
6154          * <11..10>     00      Preamble Length = 8-Bits
6155          * <9..8>       01      Preamble Pattern = flags
6156          * <7..6>       10      Don't use 32-bit Rx status Blocks (RSBs)
6157          * <5>          0       Trigger Rx on SW Command Disabled
6158          * <4..0>       0       reserved
6159          *
6160          *      0000 0001 0000 0000 = 0x0100
6161          */
6162
6163         usc_OutReg( info, CCR, 0x0100 );
6164
6165         /* SETUP RECEIVER */
6166         usc_RTCmd( info, RTCmd_PurgeRxFifo );
6167         usc_EnableReceiver(info,ENABLE_UNCONDITIONAL);
6168
6169         /* SETUP TRANSMITTER */
6170         /* Program the Transmit Character Length Register (TCLR) */
6171         /* and clear FIFO (TCC is loaded with TCLR on FIFO clear) */
6172         usc_OutReg( info, TCLR, 2 );
6173         usc_RTCmd( info, RTCmd_PurgeTxFifo );
6174
6175         /* unlatch Tx status bits, and start transmit channel. */
6176         usc_UnlatchTxstatusBits(info,TXSTATUS_ALL);
6177         outw(0,info->io_base + DATAREG);
6178
6179         /* ENABLE TRANSMITTER */
6180         usc_TCmd( info, TCmd_SendFrame );
6181         usc_EnableTransmitter(info,ENABLE_UNCONDITIONAL);
6182
6183         /* WAIT FOR RECEIVE COMPLETE */
6184         for (i=0 ; i<1000 ; i++)
6185                 if (usc_InReg( info, RCSR ) & (BIT8 + BIT4 + BIT3 + BIT1))
6186                         break;
6187
6188         /* clear Internal Data loopback mode */
6189         usc_enable_loopback(info, 0);
6190
6191         usc_EnableMasterIrqBit(info);
6192
6193         info->params.mode = oldmode;
6194
6195 }       /* end of usc_loopback_frame() */
6196
6197 /* usc_set_sync_mode()  Programs the USC for SDLC communications.
6198  *
6199  * Arguments:           info    pointer to adapter info structure
6200  * Return Value:        None
6201  */
6202 static void usc_set_sync_mode( struct mgsl_struct *info )
6203 {
6204         usc_loopback_frame( info );
6205         usc_set_sdlc_mode( info );
6206
6207         if (info->bus_type == MGSL_BUS_TYPE_ISA) {
6208                 /* Enable INTEN (Port 6, Bit12) */
6209                 /* This connects the IRQ request signal to the ISA bus */
6210                 usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT13) & ~BIT12));
6211         }
6212
6213         usc_enable_aux_clock(info, info->params.clock_speed);
6214
6215         if (info->params.loopback)
6216                 usc_enable_loopback(info,1);
6217
6218 }       /* end of mgsl_set_sync_mode() */
6219
6220 /* usc_set_txidle()     Set the HDLC idle mode for the transmitter.
6221  *
6222  * Arguments:           info    pointer to device instance data
6223  * Return Value:        None
6224  */
6225 static void usc_set_txidle( struct mgsl_struct *info )
6226 {
6227         u16 usc_idle_mode = IDLEMODE_FLAGS;
6228
6229         /* Map API idle mode to USC register bits */
6230
6231         switch( info->idle_mode ){
6232         case HDLC_TXIDLE_FLAGS:                 usc_idle_mode = IDLEMODE_FLAGS; break;
6233         case HDLC_TXIDLE_ALT_ZEROS_ONES:        usc_idle_mode = IDLEMODE_ALT_ONE_ZERO; break;
6234         case HDLC_TXIDLE_ZEROS:                 usc_idle_mode = IDLEMODE_ZERO; break;
6235         case HDLC_TXIDLE_ONES:                  usc_idle_mode = IDLEMODE_ONE; break;
6236         case HDLC_TXIDLE_ALT_MARK_SPACE:        usc_idle_mode = IDLEMODE_ALT_MARK_SPACE; break;
6237         case HDLC_TXIDLE_SPACE:                 usc_idle_mode = IDLEMODE_SPACE; break;
6238         case HDLC_TXIDLE_MARK:                  usc_idle_mode = IDLEMODE_MARK; break;
6239         }
6240
6241         info->usc_idle_mode = usc_idle_mode;
6242         //usc_OutReg(info, TCSR, usc_idle_mode);
6243         info->tcsr_value &= ~IDLEMODE_MASK;     /* clear idle mode bits */
6244         info->tcsr_value += usc_idle_mode;
6245         usc_OutReg(info, TCSR, info->tcsr_value);
6246
6247         /*
6248          * if SyncLink WAN adapter is running in external sync mode, the
6249          * transmitter has been set to Monosync in order to try to mimic
6250          * a true raw outbound bit stream. Monosync still sends an open/close
6251          * sync char at the start/end of a frame. Try to match those sync
6252          * patterns to the idle mode set here
6253          */
6254         if ( info->params.mode == MGSL_MODE_RAW ) {
6255                 unsigned char syncpat = 0;
6256                 switch( info->idle_mode ) {
6257                 case HDLC_TXIDLE_FLAGS:
6258                         syncpat = 0x7e;
6259                         break;
6260                 case HDLC_TXIDLE_ALT_ZEROS_ONES:
6261                         syncpat = 0x55;
6262                         break;
6263                 case HDLC_TXIDLE_ZEROS:
6264                 case HDLC_TXIDLE_SPACE:
6265                         syncpat = 0x00;
6266                         break;
6267                 case HDLC_TXIDLE_ONES:
6268                 case HDLC_TXIDLE_MARK:
6269                         syncpat = 0xff;
6270                         break;
6271                 case HDLC_TXIDLE_ALT_MARK_SPACE:
6272                         syncpat = 0xaa;
6273                         break;
6274                 }
6275
6276                 usc_SetTransmitSyncChars(info,syncpat,syncpat);
6277         }
6278
6279 }       /* end of usc_set_txidle() */
6280
6281 /* usc_get_serial_signals()
6282  *
6283  *      Query the adapter for the state of the V24 status (input) signals.
6284  *
6285  * Arguments:           info    pointer to device instance data
6286  * Return Value:        None
6287  */
6288 static void usc_get_serial_signals( struct mgsl_struct *info )
6289 {
6290         u16 status;
6291
6292         /* clear all serial signals except DTR and RTS */
6293         info->serial_signals &= SerialSignal_DTR + SerialSignal_RTS;
6294
6295         /* Read the Misc Interrupt status Register (MISR) to get */
6296         /* the V24 status signals. */
6297
6298         status = usc_InReg( info, MISR );
6299
6300         /* set serial signal bits to reflect MISR */
6301
6302         if ( status & MISCSTATUS_CTS )
6303                 info->serial_signals |= SerialSignal_CTS;
6304
6305         if ( status & MISCSTATUS_DCD )
6306                 info->serial_signals |= SerialSignal_DCD;
6307
6308         if ( status & MISCSTATUS_RI )
6309                 info->serial_signals |= SerialSignal_RI;
6310
6311         if ( status & MISCSTATUS_DSR )
6312                 info->serial_signals |= SerialSignal_DSR;
6313
6314 }       /* end of usc_get_serial_signals() */
6315
6316 /* usc_set_serial_signals()
6317  *
6318  *      Set the state of DTR and RTS based on contents of
6319  *      serial_signals member of device extension.
6320  *
6321  * Arguments:           info    pointer to device instance data
6322  * Return Value:        None
6323  */
6324 static void usc_set_serial_signals( struct mgsl_struct *info )
6325 {
6326         u16 Control;
6327         unsigned char V24Out = info->serial_signals;
6328
6329         /* get the current value of the Port Control Register (PCR) */
6330
6331         Control = usc_InReg( info, PCR );
6332
6333         if ( V24Out & SerialSignal_RTS )
6334                 Control &= ~(BIT6);
6335         else
6336                 Control |= BIT6;
6337
6338         if ( V24Out & SerialSignal_DTR )
6339                 Control &= ~(BIT4);
6340         else
6341                 Control |= BIT4;
6342
6343         usc_OutReg( info, PCR, Control );
6344
6345 }       /* end of usc_set_serial_signals() */
6346
6347 /* usc_enable_async_clock()
6348  *
6349  *      Enable the async clock at the specified frequency.
6350  *
6351  * Arguments:           info            pointer to device instance data
6352  *                      data_rate       data rate of clock in bps
6353  *                                      0 disables the AUX clock.
6354  * Return Value:        None
6355  */
6356 static void usc_enable_async_clock( struct mgsl_struct *info, u32 data_rate )
6357 {
6358         if ( data_rate )        {
6359                 /*
6360                  * Clock mode Control Register (CMCR)
6361                  *
6362                  * <15..14>     00      counter 1 Disabled
6363                  * <13..12>     00      counter 0 Disabled
6364                  * <11..10>     11      BRG1 Input is TxC Pin
6365                  * <9..8>       11      BRG0 Input is TxC Pin
6366                  * <7..6>       01      DPLL Input is BRG1 Output
6367                  * <5..3>       100     TxCLK comes from BRG0
6368                  * <2..0>       100     RxCLK comes from BRG0
6369                  *
6370                  * 0000 1111 0110 0100 = 0x0f64
6371                  */
6372
6373                 usc_OutReg( info, CMCR, 0x0f64 );
6374
6375
6376                 /*
6377                  * Write 16-bit Time Constant for BRG0
6378                  * Time Constant = (ClkSpeed / data_rate) - 1
6379                  * ClkSpeed = 921600 (ISA), 691200 (PCI)
6380                  */
6381
6382                 if ( info->bus_type == MGSL_BUS_TYPE_PCI )
6383                         usc_OutReg( info, TC0R, (u16)((691200/data_rate) - 1) );
6384                 else
6385                         usc_OutReg( info, TC0R, (u16)((921600/data_rate) - 1) );
6386
6387
6388                 /*
6389                  * Hardware Configuration Register (HCR)
6390                  * Clear Bit 1, BRG0 mode = Continuous
6391                  * Set Bit 0 to enable BRG0.
6392                  */
6393
6394                 usc_OutReg( info, HCR,
6395                             (u16)((usc_InReg( info, HCR ) & ~BIT1) | BIT0) );
6396
6397
6398                 /* Input/Output Control Reg, <2..0> = 100, Drive RxC pin with BRG0 */
6399
6400                 usc_OutReg( info, IOCR,
6401                             (u16)((usc_InReg(info, IOCR) & 0xfff8) | 0x0004) );
6402         } else {
6403                 /* data rate == 0 so turn off BRG0 */
6404                 usc_OutReg( info, HCR, (u16)(usc_InReg( info, HCR ) & ~BIT0) );
6405         }
6406
6407 }       /* end of usc_enable_async_clock() */
6408
6409 /*
6410  * Buffer Structures:
6411  *
6412  * Normal memory access uses virtual addresses that can make discontiguous
6413  * physical memory pages appear to be contiguous in the virtual address
6414  * space (the processors memory mapping handles the conversions).
6415  *
6416  * DMA transfers require physically contiguous memory. This is because
6417  * the DMA system controller and DMA bus masters deal with memory using
6418  * only physical addresses.
6419  *
6420  * This causes a problem under Windows NT when large DMA buffers are
6421  * needed. Fragmentation of the nonpaged pool prevents allocations of
6422  * physically contiguous buffers larger than the PAGE_SIZE.
6423  *
6424  * However the 16C32 supports Bus Master Scatter/Gather DMA which
6425  * allows DMA transfers to physically discontiguous buffers. Information
6426  * about each data transfer buffer is contained in a memory structure
6427  * called a 'buffer entry'. A list of buffer entries is maintained
6428  * to track and control the use of the data transfer buffers.
6429  *
6430  * To support this strategy we will allocate sufficient PAGE_SIZE
6431  * contiguous memory buffers to allow for the total required buffer
6432  * space.
6433  *
6434  * The 16C32 accesses the list of buffer entries using Bus Master
6435  * DMA. Control information is read from the buffer entries by the
6436  * 16C32 to control data transfers. status information is written to
6437  * the buffer entries by the 16C32 to indicate the status of completed
6438  * transfers.
6439  *
6440  * The CPU writes control information to the buffer entries to control
6441  * the 16C32 and reads status information from the buffer entries to
6442  * determine information about received and transmitted frames.
6443  *
6444  * Because the CPU and 16C32 (adapter) both need simultaneous access
6445  * to the buffer entries, the buffer entry memory is allocated with
6446  * HalAllocateCommonBuffer(). This restricts the size of the buffer
6447  * entry list to PAGE_SIZE.
6448  *
6449  * The actual data buffers on the other hand will only be accessed
6450  * by the CPU or the adapter but not by both simultaneously. This allows
6451  * Scatter/Gather packet based DMA procedures for using physically
6452  * discontiguous pages.
6453  */
6454
6455 /*
6456  * mgsl_reset_tx_dma_buffers()
6457  *
6458  *      Set the count for all transmit buffers to 0 to indicate the
6459  *      buffer is available for use and set the current buffer to the
6460  *      first buffer. This effectively makes all buffers free and
6461  *      discards any data in buffers.
6462  *
6463  * Arguments:           info    pointer to device instance data
6464  * Return Value:        None
6465  */
6466 static void mgsl_reset_tx_dma_buffers( struct mgsl_struct *info )
6467 {
6468         unsigned int i;
6469
6470         for ( i = 0; i < info->tx_buffer_count; i++ ) {
6471                 *((unsigned long *)&(info->tx_buffer_list[i].count)) = 0;
6472         }
6473
6474         info->current_tx_buffer = 0;
6475         info->start_tx_dma_buffer = 0;
6476         info->tx_dma_buffers_used = 0;
6477
6478         info->get_tx_holding_index = 0;
6479         info->put_tx_holding_index = 0;
6480         info->tx_holding_count = 0;
6481
6482 }       /* end of mgsl_reset_tx_dma_buffers() */
6483
6484 /*
6485  * num_free_tx_dma_buffers()
6486  *
6487  *      returns the number of free tx dma buffers available
6488  *
6489  * Arguments:           info    pointer to device instance data
6490  * Return Value:        number of free tx dma buffers
6491  */
6492 static int num_free_tx_dma_buffers(struct mgsl_struct *info)
6493 {
6494         return info->tx_buffer_count - info->tx_dma_buffers_used;
6495 }
6496
6497 /*
6498  * mgsl_reset_rx_dma_buffers()
6499  *
6500  *      Set the count for all receive buffers to DMABUFFERSIZE
6501  *      and set the current buffer to the first buffer. This effectively
6502  *      makes all buffers free and discards any data in buffers.
6503  *
6504  * Arguments:           info    pointer to device instance data
6505  * Return Value:        None
6506  */
6507 static void mgsl_reset_rx_dma_buffers( struct mgsl_struct *info )
6508 {
6509         unsigned int i;
6510
6511         for ( i = 0; i < info->rx_buffer_count; i++ ) {
6512                 *((unsigned long *)&(info->rx_buffer_list[i].count)) = DMABUFFERSIZE;
6513 //              info->rx_buffer_list[i].count = DMABUFFERSIZE;
6514 //              info->rx_buffer_list[i].status = 0;
6515         }
6516
6517         info->current_rx_buffer = 0;
6518
6519 }       /* end of mgsl_reset_rx_dma_buffers() */
6520
6521 /*
6522  * mgsl_free_rx_frame_buffers()
6523  *
6524  *      Free the receive buffers used by a received SDLC
6525  *      frame such that the buffers can be reused.
6526  *
6527  * Arguments:
6528  *
6529  *      info                    pointer to device instance data
6530  *      StartIndex              index of 1st receive buffer of frame
6531  *      EndIndex                index of last receive buffer of frame
6532  *
6533  * Return Value:        None
6534  */
6535 static void mgsl_free_rx_frame_buffers( struct mgsl_struct *info, unsigned int StartIndex, unsigned int EndIndex )
6536 {
6537         int Done = 0;
6538         DMABUFFERENTRY *pBufEntry;
6539         unsigned int Index;
6540
6541         /* Starting with 1st buffer entry of the frame clear the status */
6542         /* field and set the count field to DMA Buffer Size. */
6543
6544         Index = StartIndex;
6545
6546         while( !Done ) {
6547                 pBufEntry = &(info->rx_buffer_list[Index]);
6548
6549                 if ( Index == EndIndex ) {
6550                         /* This is the last buffer of the frame! */
6551                         Done = 1;
6552                 }
6553
6554                 /* reset current buffer for reuse */
6555 //              pBufEntry->status = 0;
6556 //              pBufEntry->count = DMABUFFERSIZE;
6557                 *((unsigned long *)&(pBufEntry->count)) = DMABUFFERSIZE;
6558
6559                 /* advance to next buffer entry in linked list */
6560                 Index++;
6561                 if ( Index == info->rx_buffer_count )
6562                         Index = 0;
6563         }
6564
6565         /* set current buffer to next buffer after last buffer of frame */
6566         info->current_rx_buffer = Index;
6567
6568 }       /* end of free_rx_frame_buffers() */
6569
6570 /* mgsl_get_rx_frame()
6571  *
6572  *      This function attempts to return a received SDLC frame from the
6573  *      receive DMA buffers. Only frames received without errors are returned.
6574  *
6575  * Arguments:           info    pointer to device extension
6576  * Return Value:        1 if frame returned, otherwise 0
6577  */
6578 static int mgsl_get_rx_frame(struct mgsl_struct *info)
6579 {
6580         unsigned int StartIndex, EndIndex;      /* index of 1st and last buffers of Rx frame */
6581         unsigned short status;
6582         DMABUFFERENTRY *pBufEntry;
6583         unsigned int framesize = 0;
6584         int ReturnCode = 0;
6585         unsigned long flags;
6586         struct tty_struct *tty = info->tty;
6587         int return_frame = 0;
6588
6589         /*
6590          * current_rx_buffer points to the 1st buffer of the next available
6591          * receive frame. To find the last buffer of the frame look for
6592          * a non-zero status field in the buffer entries. (The status
6593          * field is set by the 16C32 after completing a receive frame.
6594          */
6595
6596         StartIndex = EndIndex = info->current_rx_buffer;
6597
6598         while( !info->rx_buffer_list[EndIndex].status ) {
6599                 /*
6600                  * If the count field of the buffer entry is non-zero then
6601                  * this buffer has not been used. (The 16C32 clears the count
6602                  * field when it starts using the buffer.) If an unused buffer
6603                  * is encountered then there are no frames available.
6604                  */
6605
6606                 if ( info->rx_buffer_list[EndIndex].count )
6607                         goto Cleanup;
6608
6609                 /* advance to next buffer entry in linked list */
6610                 EndIndex++;
6611                 if ( EndIndex == info->rx_buffer_count )
6612                         EndIndex = 0;
6613
6614                 /* if entire list searched then no frame available */
6615                 if ( EndIndex == StartIndex ) {
6616                         /* If this occurs then something bad happened,
6617                          * all buffers have been 'used' but none mark
6618                          * the end of a frame. Reset buffers and receiver.
6619                          */
6620
6621                         if ( info->rx_enabled ){
6622                                 spin_lock_irqsave(&info->irq_spinlock,flags);
6623                                 usc_start_receiver(info);
6624                                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
6625                         }
6626                         goto Cleanup;
6627                 }
6628         }
6629
6630
6631         /* check status of receive frame */
6632
6633         status = info->rx_buffer_list[EndIndex].status;
6634
6635         if ( status & (RXSTATUS_SHORT_FRAME + RXSTATUS_OVERRUN +
6636                         RXSTATUS_CRC_ERROR + RXSTATUS_ABORT) ) {
6637                 if ( status & RXSTATUS_SHORT_FRAME )
6638                         info->icount.rxshort++;
6639                 else if ( status & RXSTATUS_ABORT )
6640                         info->icount.rxabort++;
6641                 else if ( status & RXSTATUS_OVERRUN )
6642                         info->icount.rxover++;
6643                 else {
6644                         info->icount.rxcrc++;
6645                         if ( info->params.crc_type & HDLC_CRC_RETURN_EX )
6646                                 return_frame = 1;
6647                 }
6648                 framesize = 0;
6649 #if SYNCLINK_GENERIC_HDLC
6650                 {
6651                         struct net_device_stats *stats = hdlc_stats(info->netdev);
6652                         stats->rx_errors++;
6653                         stats->rx_frame_errors++;
6654                 }
6655 #endif
6656         } else
6657                 return_frame = 1;
6658
6659         if ( return_frame ) {
6660                 /* receive frame has no errors, get frame size.
6661                  * The frame size is the starting value of the RCC (which was
6662                  * set to 0xffff) minus the ending value of the RCC (decremented
6663                  * once for each receive character) minus 2 for the 16-bit CRC.
6664                  */
6665
6666                 framesize = RCLRVALUE - info->rx_buffer_list[EndIndex].rcc;
6667
6668                 /* adjust frame size for CRC if any */
6669                 if ( info->params.crc_type == HDLC_CRC_16_CCITT )
6670                         framesize -= 2;
6671                 else if ( info->params.crc_type == HDLC_CRC_32_CCITT )
6672                         framesize -= 4;
6673         }
6674
6675         if ( debug_level >= DEBUG_LEVEL_BH )
6676                 printk("%s(%d):mgsl_get_rx_frame(%s) status=%04X size=%d\n",
6677                         __FILE__,__LINE__,info->device_name,status,framesize);
6678
6679         if ( debug_level >= DEBUG_LEVEL_DATA )
6680                 mgsl_trace_block(info,info->rx_buffer_list[StartIndex].virt_addr,
6681                         min_t(int, framesize, DMABUFFERSIZE),0);
6682
6683         if (framesize) {
6684                 if ( ( (info->params.crc_type & HDLC_CRC_RETURN_EX) &&
6685                                 ((framesize+1) > info->max_frame_size) ) ||
6686                         (framesize > info->max_frame_size) )
6687                         info->icount.rxlong++;
6688                 else {
6689                         /* copy dma buffer(s) to contiguous intermediate buffer */
6690                         int copy_count = framesize;
6691                         int index = StartIndex;
6692                         unsigned char *ptmp = info->intermediate_rxbuffer;
6693
6694                         if ( !(status & RXSTATUS_CRC_ERROR))
6695                         info->icount.rxok++;
6696
6697                         while(copy_count) {
6698                                 int partial_count;
6699                                 if ( copy_count > DMABUFFERSIZE )
6700                                         partial_count = DMABUFFERSIZE;
6701                                 else
6702                                         partial_count = copy_count;
6703
6704                                 pBufEntry = &(info->rx_buffer_list[index]);
6705                                 memcpy( ptmp, pBufEntry->virt_addr, partial_count );
6706                                 ptmp += partial_count;
6707                                 copy_count -= partial_count;
6708
6709                                 if ( ++index == info->rx_buffer_count )
6710                                         index = 0;
6711                         }
6712
6713                         if ( info->params.crc_type & HDLC_CRC_RETURN_EX ) {
6714                                 ++framesize;
6715                                 *ptmp = (status & RXSTATUS_CRC_ERROR ?
6716                                                 RX_CRC_ERROR :
6717                                                 RX_OK);
6718
6719                                 if ( debug_level >= DEBUG_LEVEL_DATA )
6720                                         printk("%s(%d):mgsl_get_rx_frame(%s) rx frame status=%d\n",
6721                                                 __FILE__,__LINE__,info->device_name,
6722                                                 *ptmp);
6723                         }
6724
6725 #if SYNCLINK_GENERIC_HDLC
6726                         if (info->netcount)
6727                                 hdlcdev_rx(info,info->intermediate_rxbuffer,framesize);
6728                         else
6729 #endif
6730                                 ldisc_receive_buf(tty, info->intermediate_rxbuffer, info->flag_buf, framesize);
6731                 }
6732         }
6733         /* Free the buffers used by this frame. */
6734         mgsl_free_rx_frame_buffers( info, StartIndex, EndIndex );
6735
6736         ReturnCode = 1;
6737
6738 Cleanup:
6739
6740         if ( info->rx_enabled && info->rx_overflow ) {
6741                 /* The receiver needs to restarted because of
6742                  * a receive overflow (buffer or FIFO). If the
6743                  * receive buffers are now empty, then restart receiver.
6744                  */
6745
6746                 if ( !info->rx_buffer_list[EndIndex].status &&
6747                         info->rx_buffer_list[EndIndex].count ) {
6748                         spin_lock_irqsave(&info->irq_spinlock,flags);
6749                         usc_start_receiver(info);
6750                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
6751                 }
6752         }
6753
6754         return ReturnCode;
6755
6756 }       /* end of mgsl_get_rx_frame() */
6757
6758 /* mgsl_get_raw_rx_frame()
6759  *
6760  *      This function attempts to return a received frame from the
6761  *      receive DMA buffers when running in external loop mode. In this mode,
6762  *      we will return at most one DMABUFFERSIZE frame to the application.
6763  *      The USC receiver is triggering off of DCD going active to start a new
6764  *      frame, and DCD going inactive to terminate the frame (similar to
6765  *      processing a closing flag character).
6766  *
6767  *      In this routine, we will return DMABUFFERSIZE "chunks" at a time.
6768  *      If DCD goes inactive, the last Rx DMA Buffer will have a non-zero
6769  *      status field and the RCC field will indicate the length of the
6770  *      entire received frame. We take this RCC field and get the modulus
6771  *      of RCC and DMABUFFERSIZE to determine if number of bytes in the
6772  *      last Rx DMA buffer and return that last portion of the frame.
6773  *
6774  * Arguments:           info    pointer to device extension
6775  * Return Value:        1 if frame returned, otherwise 0
6776  */
6777 static int mgsl_get_raw_rx_frame(struct mgsl_struct *info)
6778 {
6779         unsigned int CurrentIndex, NextIndex;
6780         unsigned short status;
6781         DMABUFFERENTRY *pBufEntry;
6782         unsigned int framesize = 0;
6783         int ReturnCode = 0;
6784         unsigned long flags;
6785         struct tty_struct *tty = info->tty;
6786
6787         /*
6788          * current_rx_buffer points to the 1st buffer of the next available
6789          * receive frame. The status field is set by the 16C32 after
6790          * completing a receive frame. If the status field of this buffer
6791          * is zero, either the USC is still filling this buffer or this
6792          * is one of a series of buffers making up a received frame.
6793          *
6794          * If the count field of this buffer is zero, the USC is either
6795          * using this buffer or has used this buffer. Look at the count
6796          * field of the next buffer. If that next buffer's count is
6797          * non-zero, the USC is still actively using the current buffer.
6798          * Otherwise, if the next buffer's count field is zero, the
6799          * current buffer is complete and the USC is using the next
6800          * buffer.
6801          */
6802         CurrentIndex = NextIndex = info->current_rx_buffer;
6803         ++NextIndex;
6804         if ( NextIndex == info->rx_buffer_count )
6805                 NextIndex = 0;
6806
6807         if ( info->rx_buffer_list[CurrentIndex].status != 0 ||
6808                 (info->rx_buffer_list[CurrentIndex].count == 0 &&
6809                         info->rx_buffer_list[NextIndex].count == 0)) {
6810                 /*
6811                  * Either the status field of this dma buffer is non-zero
6812                  * (indicating the last buffer of a receive frame) or the next
6813                  * buffer is marked as in use -- implying this buffer is complete
6814                  * and an intermediate buffer for this received frame.
6815                  */
6816
6817                 status = info->rx_buffer_list[CurrentIndex].status;
6818
6819                 if ( status & (RXSTATUS_SHORT_FRAME + RXSTATUS_OVERRUN +
6820                                 RXSTATUS_CRC_ERROR + RXSTATUS_ABORT) ) {
6821                         if ( status & RXSTATUS_SHORT_FRAME )
6822                                 info->icount.rxshort++;
6823                         else if ( status & RXSTATUS_ABORT )
6824                                 info->icount.rxabort++;
6825                         else if ( status & RXSTATUS_OVERRUN )
6826                                 info->icount.rxover++;
6827                         else
6828                                 info->icount.rxcrc++;
6829                         framesize = 0;
6830                 } else {
6831                         /*
6832                          * A receive frame is available, get frame size and status.
6833                          *
6834                          * The frame size is the starting value of the RCC (which was
6835                          * set to 0xffff) minus the ending value of the RCC (decremented
6836                          * once for each receive character) minus 2 or 4 for the 16-bit
6837                          * or 32-bit CRC.
6838                          *
6839                          * If the status field is zero, this is an intermediate buffer.
6840                          * It's size is 4K.
6841                          *
6842                          * If the DMA Buffer Entry's Status field is non-zero, the
6843                          * receive operation completed normally (ie: DCD dropped). The
6844                          * RCC field is valid and holds the received frame size.
6845                          * It is possible that the RCC field will be zero on a DMA buffer
6846                          * entry with a non-zero status. This can occur if the total
6847                          * frame size (number of bytes between the time DCD goes active
6848                          * to the time DCD goes inactive) exceeds 65535 bytes. In this
6849                          * case the 16C32 has underrun on the RCC count and appears to
6850                          * stop updating this counter to let us know the actual received
6851                          * frame size. If this happens (non-zero status and zero RCC),
6852                          * simply return the entire RxDMA Buffer
6853                          */
6854                         if ( status ) {
6855                                 /*
6856                                  * In the event that the final RxDMA Buffer is
6857                                  * terminated with a non-zero status and the RCC
6858                                  * field is zero, we interpret this as the RCC
6859                                  * having underflowed (received frame > 65535 bytes).
6860                                  *
6861                                  * Signal the event to the user by passing back
6862                                  * a status of RxStatus_CrcError returning the full
6863                                  * buffer and let the app figure out what data is
6864                                  * actually valid
6865                                  */
6866                                 if ( info->rx_buffer_list[CurrentIndex].rcc )
6867                                         framesize = RCLRVALUE - info->rx_buffer_list[CurrentIndex].rcc;
6868                                 else
6869                                         framesize = DMABUFFERSIZE;
6870                         }
6871                         else
6872                                 framesize = DMABUFFERSIZE;
6873                 }
6874
6875                 if ( framesize > DMABUFFERSIZE ) {
6876                         /*
6877                          * if running in raw sync mode, ISR handler for
6878                          * End Of Buffer events terminates all buffers at 4K.
6879                          * If this frame size is said to be >4K, get the
6880                          * actual number of bytes of the frame in this buffer.
6881                          */
6882                         framesize = framesize % DMABUFFERSIZE;
6883                 }
6884
6885
6886                 if ( debug_level >= DEBUG_LEVEL_BH )
6887                         printk("%s(%d):mgsl_get_raw_rx_frame(%s) status=%04X size=%d\n",
6888                                 __FILE__,__LINE__,info->device_name,status,framesize);
6889
6890                 if ( debug_level >= DEBUG_LEVEL_DATA )
6891                         mgsl_trace_block(info,info->rx_buffer_list[CurrentIndex].virt_addr,
6892                                 min_t(int, framesize, DMABUFFERSIZE),0);
6893
6894                 if (framesize) {
6895                         /* copy dma buffer(s) to contiguous intermediate buffer */
6896                         /* NOTE: we never copy more than DMABUFFERSIZE bytes    */
6897
6898                         pBufEntry = &(info->rx_buffer_list[CurrentIndex]);
6899                         memcpy( info->intermediate_rxbuffer, pBufEntry->virt_addr, framesize);
6900                         info->icount.rxok++;
6901
6902                         ldisc_receive_buf(tty, info->intermediate_rxbuffer, info->flag_buf, framesize);
6903                 }
6904
6905                 /* Free the buffers used by this frame. */
6906                 mgsl_free_rx_frame_buffers( info, CurrentIndex, CurrentIndex );
6907
6908                 ReturnCode = 1;
6909         }
6910
6911
6912         if ( info->rx_enabled && info->rx_overflow ) {
6913                 /* The receiver needs to restarted because of
6914                  * a receive overflow (buffer or FIFO). If the
6915                  * receive buffers are now empty, then restart receiver.
6916                  */
6917
6918                 if ( !info->rx_buffer_list[CurrentIndex].status &&
6919                         info->rx_buffer_list[CurrentIndex].count ) {
6920                         spin_lock_irqsave(&info->irq_spinlock,flags);
6921                         usc_start_receiver(info);
6922                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
6923                 }
6924         }
6925
6926         return ReturnCode;
6927
6928 }       /* end of mgsl_get_raw_rx_frame() */
6929
6930 /* mgsl_load_tx_dma_buffer()
6931  *
6932  *      Load the transmit DMA buffer with the specified data.
6933  *
6934  * Arguments:
6935  *
6936  *      info            pointer to device extension
6937  *      Buffer          pointer to buffer containing frame to load
6938  *      BufferSize      size in bytes of frame in Buffer
6939  *
6940  * Return Value:        None
6941  */
6942 static void mgsl_load_tx_dma_buffer(struct mgsl_struct *info,
6943                 const char *Buffer, unsigned int BufferSize)
6944 {
6945         unsigned short Copycount;
6946         unsigned int i = 0;
6947         DMABUFFERENTRY *pBufEntry;
6948
6949         if ( debug_level >= DEBUG_LEVEL_DATA )
6950                 mgsl_trace_block(info,Buffer, min_t(int, BufferSize, DMABUFFERSIZE), 1);
6951
6952         if (info->params.flags & HDLC_FLAG_HDLC_LOOPMODE) {
6953                 /* set CMR:13 to start transmit when
6954                  * next GoAhead (abort) is received
6955                  */
6956                 info->cmr_value |= BIT13;
6957         }
6958
6959         /* begin loading the frame in the next available tx dma
6960          * buffer, remember it's starting location for setting
6961          * up tx dma operation
6962          */
6963         i = info->current_tx_buffer;
6964         info->start_tx_dma_buffer = i;
6965
6966         /* Setup the status and RCC (Frame Size) fields of the 1st */
6967         /* buffer entry in the transmit DMA buffer list. */
6968
6969         info->tx_buffer_list[i].status = info->cmr_value & 0xf000;
6970         info->tx_buffer_list[i].rcc    = BufferSize;
6971         info->tx_buffer_list[i].count  = BufferSize;
6972
6973         /* Copy frame data from 1st source buffer to the DMA buffers. */
6974         /* The frame data may span multiple DMA buffers. */
6975
6976         while( BufferSize ){
6977                 /* Get a pointer to next DMA buffer entry. */
6978                 pBufEntry = &info->tx_buffer_list[i++];
6979
6980                 if ( i == info->tx_buffer_count )
6981                         i=0;
6982
6983                 /* Calculate the number of bytes that can be copied from */
6984                 /* the source buffer to this DMA buffer. */
6985                 if ( BufferSize > DMABUFFERSIZE )
6986                         Copycount = DMABUFFERSIZE;
6987                 else
6988                         Copycount = BufferSize;
6989
6990                 /* Actually copy data from source buffer to DMA buffer. */
6991                 /* Also set the data count for this individual DMA buffer. */
6992                 if ( info->bus_type == MGSL_BUS_TYPE_PCI )
6993                         mgsl_load_pci_memory(pBufEntry->virt_addr, Buffer,Copycount);
6994                 else
6995                         memcpy(pBufEntry->virt_addr, Buffer, Copycount);
6996
6997                 pBufEntry->count = Copycount;
6998
6999                 /* Advance source pointer and reduce remaining data count. */
7000                 Buffer += Copycount;
7001                 BufferSize -= Copycount;
7002
7003                 ++info->tx_dma_buffers_used;
7004         }
7005
7006         /* remember next available tx dma buffer */
7007         info->current_tx_buffer = i;
7008
7009 }       /* end of mgsl_load_tx_dma_buffer() */
7010
7011 /*
7012  * mgsl_register_test()
7013  *
7014  *      Performs a register test of the 16C32.
7015  *
7016  * Arguments:           info    pointer to device instance data
7017  * Return Value:                TRUE if test passed, otherwise FALSE
7018  */
7019 static BOOLEAN mgsl_register_test( struct mgsl_struct *info )
7020 {
7021         static unsigned short BitPatterns[] =
7022                 { 0x0000, 0xffff, 0xaaaa, 0x5555, 0x1234, 0x6969, 0x9696, 0x0f0f };
7023         static unsigned int Patterncount = ARRAY_SIZE(BitPatterns);
7024         unsigned int i;
7025         BOOLEAN rc = TRUE;
7026         unsigned long flags;
7027
7028         spin_lock_irqsave(&info->irq_spinlock,flags);
7029         usc_reset(info);
7030
7031         /* Verify the reset state of some registers. */
7032
7033         if ( (usc_InReg( info, SICR ) != 0) ||
7034                   (usc_InReg( info, IVR  ) != 0) ||
7035                   (usc_InDmaReg( info, DIVR ) != 0) ){
7036                 rc = FALSE;
7037         }
7038
7039         if ( rc == TRUE ){
7040                 /* Write bit patterns to various registers but do it out of */
7041                 /* sync, then read back and verify values. */
7042
7043                 for ( i = 0 ; i < Patterncount ; i++ ) {
7044                         usc_OutReg( info, TC0R, BitPatterns[i] );
7045                         usc_OutReg( info, TC1R, BitPatterns[(i+1)%Patterncount] );
7046                         usc_OutReg( info, TCLR, BitPatterns[(i+2)%Patterncount] );
7047                         usc_OutReg( info, RCLR, BitPatterns[(i+3)%Patterncount] );
7048                         usc_OutReg( info, RSR,  BitPatterns[(i+4)%Patterncount] );
7049                         usc_OutDmaReg( info, TBCR, BitPatterns[(i+5)%Patterncount] );
7050
7051                         if ( (usc_InReg( info, TC0R ) != BitPatterns[i]) ||
7052                                   (usc_InReg( info, TC1R ) != BitPatterns[(i+1)%Patterncount]) ||
7053                                   (usc_InReg( info, TCLR ) != BitPatterns[(i+2)%Patterncount]) ||
7054                                   (usc_InReg( info, RCLR ) != BitPatterns[(i+3)%Patterncount]) ||
7055                                   (usc_InReg( info, RSR )  != BitPatterns[(i+4)%Patterncount]) ||
7056                                   (usc_InDmaReg( info, TBCR ) != BitPatterns[(i+5)%Patterncount]) ){
7057                                 rc = FALSE;
7058                                 break;
7059                         }
7060                 }
7061         }
7062
7063         usc_reset(info);
7064         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7065
7066         return rc;
7067
7068 }       /* end of mgsl_register_test() */
7069
7070 /* mgsl_irq_test()      Perform interrupt test of the 16C32.
7071  *
7072  * Arguments:           info    pointer to device instance data
7073  * Return Value:        TRUE if test passed, otherwise FALSE
7074  */
7075 static BOOLEAN mgsl_irq_test( struct mgsl_struct *info )
7076 {
7077         unsigned long EndTime;
7078         unsigned long flags;
7079
7080         spin_lock_irqsave(&info->irq_spinlock,flags);
7081         usc_reset(info);
7082
7083         /*
7084          * Setup 16C32 to interrupt on TxC pin (14MHz clock) transition.
7085          * The ISR sets irq_occurred to 1.
7086          */
7087
7088         info->irq_occurred = FALSE;
7089
7090         /* Enable INTEN gate for ISA adapter (Port 6, Bit12) */
7091         /* Enable INTEN (Port 6, Bit12) */
7092         /* This connects the IRQ request signal to the ISA bus */
7093         /* on the ISA adapter. This has no effect for the PCI adapter */
7094         usc_OutReg( info, PCR, (unsigned short)((usc_InReg(info, PCR) | BIT13) & ~BIT12) );
7095
7096         usc_EnableMasterIrqBit(info);
7097         usc_EnableInterrupts(info, IO_PIN);
7098         usc_ClearIrqPendingBits(info, IO_PIN);
7099
7100         usc_UnlatchIostatusBits(info, MISCSTATUS_TXC_LATCHED);
7101         usc_EnableStatusIrqs(info, SICR_TXC_ACTIVE + SICR_TXC_INACTIVE);
7102
7103         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7104
7105         EndTime=100;
7106         while( EndTime-- && !info->irq_occurred ) {
7107                 msleep_interruptible(10);
7108         }
7109
7110         spin_lock_irqsave(&info->irq_spinlock,flags);
7111         usc_reset(info);
7112         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7113
7114         if ( !info->irq_occurred )
7115                 return FALSE;
7116         else
7117                 return TRUE;
7118
7119 }       /* end of mgsl_irq_test() */
7120
7121 /* mgsl_dma_test()
7122  *
7123  *      Perform a DMA test of the 16C32. A small frame is
7124  *      transmitted via DMA from a transmit buffer to a receive buffer
7125  *      using single buffer DMA mode.
7126  *
7127  * Arguments:           info    pointer to device instance data
7128  * Return Value:        TRUE if test passed, otherwise FALSE
7129  */
7130 static BOOLEAN mgsl_dma_test( struct mgsl_struct *info )
7131 {
7132         unsigned short FifoLevel;
7133         unsigned long phys_addr;
7134         unsigned int FrameSize;
7135         unsigned int i;
7136         char *TmpPtr;
7137         BOOLEAN rc = TRUE;
7138         unsigned short status=0;
7139         unsigned long EndTime;
7140         unsigned long flags;
7141         MGSL_PARAMS tmp_params;
7142
7143         /* save current port options */
7144         memcpy(&tmp_params,&info->params,sizeof(MGSL_PARAMS));
7145         /* load default port options */
7146         memcpy(&info->params,&default_params,sizeof(MGSL_PARAMS));
7147
7148 #define TESTFRAMESIZE 40
7149
7150         spin_lock_irqsave(&info->irq_spinlock,flags);
7151
7152         /* setup 16C32 for SDLC DMA transfer mode */
7153
7154         usc_reset(info);
7155         usc_set_sdlc_mode(info);
7156         usc_enable_loopback(info,1);
7157
7158         /* Reprogram the RDMR so that the 16C32 does NOT clear the count
7159          * field of the buffer entry after fetching buffer address. This
7160          * way we can detect a DMA failure for a DMA read (which should be
7161          * non-destructive to system memory) before we try and write to
7162          * memory (where a failure could corrupt system memory).
7163          */
7164
7165         /* Receive DMA mode Register (RDMR)
7166          *
7167          * <15..14>     11      DMA mode = Linked List Buffer mode
7168          * <13>         1       RSBinA/L = store Rx status Block in List entry
7169          * <12>         0       1 = Clear count of List Entry after fetching
7170          * <11..10>     00      Address mode = Increment
7171          * <9>          1       Terminate Buffer on RxBound
7172          * <8>          0       Bus Width = 16bits
7173          * <7..0>               ?       status Bits (write as 0s)
7174          *
7175          * 1110 0010 0000 0000 = 0xe200
7176          */
7177
7178         usc_OutDmaReg( info, RDMR, 0xe200 );
7179
7180         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7181
7182
7183         /* SETUP TRANSMIT AND RECEIVE DMA BUFFERS */
7184
7185         FrameSize = TESTFRAMESIZE;
7186
7187         /* setup 1st transmit buffer entry: */
7188         /* with frame size and transmit control word */
7189
7190         info->tx_buffer_list[0].count  = FrameSize;
7191         info->tx_buffer_list[0].rcc    = FrameSize;
7192         info->tx_buffer_list[0].status = 0x4000;
7193
7194         /* build a transmit frame in 1st transmit DMA buffer */
7195
7196         TmpPtr = info->tx_buffer_list[0].virt_addr;
7197         for (i = 0; i < FrameSize; i++ )
7198                 *TmpPtr++ = i;
7199
7200         /* setup 1st receive buffer entry: */
7201         /* clear status, set max receive buffer size */
7202
7203         info->rx_buffer_list[0].status = 0;
7204         info->rx_buffer_list[0].count = FrameSize + 4;
7205
7206         /* zero out the 1st receive buffer */
7207
7208         memset( info->rx_buffer_list[0].virt_addr, 0, FrameSize + 4 );
7209
7210         /* Set count field of next buffer entries to prevent */
7211         /* 16C32 from using buffers after the 1st one. */
7212
7213         info->tx_buffer_list[1].count = 0;
7214         info->rx_buffer_list[1].count = 0;
7215
7216
7217         /***************************/
7218         /* Program 16C32 receiver. */
7219         /***************************/
7220
7221         spin_lock_irqsave(&info->irq_spinlock,flags);
7222
7223         /* setup DMA transfers */
7224         usc_RTCmd( info, RTCmd_PurgeRxFifo );
7225
7226         /* program 16C32 receiver with physical address of 1st DMA buffer entry */
7227         phys_addr = info->rx_buffer_list[0].phys_entry;
7228         usc_OutDmaReg( info, NRARL, (unsigned short)phys_addr );
7229         usc_OutDmaReg( info, NRARU, (unsigned short)(phys_addr >> 16) );
7230
7231         /* Clear the Rx DMA status bits (read RDMR) and start channel */
7232         usc_InDmaReg( info, RDMR );
7233         usc_DmaCmd( info, DmaCmd_InitRxChannel );
7234
7235         /* Enable Receiver (RMR <1..0> = 10) */
7236         usc_OutReg( info, RMR, (unsigned short)((usc_InReg(info, RMR) & 0xfffc) | 0x0002) );
7237
7238         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7239
7240
7241         /*************************************************************/
7242         /* WAIT FOR RECEIVER TO DMA ALL PARAMETERS FROM BUFFER ENTRY */
7243         /*************************************************************/
7244
7245         /* Wait 100ms for interrupt. */
7246         EndTime = jiffies + msecs_to_jiffies(100);
7247
7248         for(;;) {
7249                 if (time_after(jiffies, EndTime)) {
7250                         rc = FALSE;
7251                         break;
7252                 }
7253
7254                 spin_lock_irqsave(&info->irq_spinlock,flags);
7255                 status = usc_InDmaReg( info, RDMR );
7256                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
7257
7258                 if ( !(status & BIT4) && (status & BIT5) ) {
7259                         /* INITG (BIT 4) is inactive (no entry read in progress) AND */
7260                         /* BUSY  (BIT 5) is active (channel still active). */
7261                         /* This means the buffer entry read has completed. */
7262                         break;
7263                 }
7264         }
7265
7266
7267         /******************************/
7268         /* Program 16C32 transmitter. */
7269         /******************************/
7270
7271         spin_lock_irqsave(&info->irq_spinlock,flags);
7272
7273         /* Program the Transmit Character Length Register (TCLR) */
7274         /* and clear FIFO (TCC is loaded with TCLR on FIFO clear) */
7275
7276         usc_OutReg( info, TCLR, (unsigned short)info->tx_buffer_list[0].count );
7277         usc_RTCmd( info, RTCmd_PurgeTxFifo );
7278
7279         /* Program the address of the 1st DMA Buffer Entry in linked list */
7280
7281         phys_addr = info->tx_buffer_list[0].phys_entry;
7282         usc_OutDmaReg( info, NTARL, (unsigned short)phys_addr );
7283         usc_OutDmaReg( info, NTARU, (unsigned short)(phys_addr >> 16) );
7284
7285         /* unlatch Tx status bits, and start transmit channel. */
7286
7287         usc_OutReg( info, TCSR, (unsigned short)(( usc_InReg(info, TCSR) & 0x0f00) | 0xfa) );
7288         usc_DmaCmd( info, DmaCmd_InitTxChannel );
7289
7290         /* wait for DMA controller to fill transmit FIFO */
7291
7292         usc_TCmd( info, TCmd_SelectTicrTxFifostatus );
7293
7294         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7295
7296
7297         /**********************************/
7298         /* WAIT FOR TRANSMIT FIFO TO FILL */
7299         /**********************************/
7300
7301         /* Wait 100ms */
7302         EndTime = jiffies + msecs_to_jiffies(100);
7303
7304         for(;;) {
7305                 if (time_after(jiffies, EndTime)) {
7306                         rc = FALSE;
7307                         break;
7308                 }
7309
7310                 spin_lock_irqsave(&info->irq_spinlock,flags);
7311                 FifoLevel = usc_InReg(info, TICR) >> 8;
7312                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
7313
7314                 if ( FifoLevel < 16 )
7315                         break;
7316                 else
7317                         if ( FrameSize < 32 ) {
7318                                 /* This frame is smaller than the entire transmit FIFO */
7319                                 /* so wait for the entire frame to be loaded. */
7320                                 if ( FifoLevel <= (32 - FrameSize) )
7321                                         break;
7322                         }
7323         }
7324
7325
7326         if ( rc == TRUE )
7327         {
7328                 /* Enable 16C32 transmitter. */
7329
7330                 spin_lock_irqsave(&info->irq_spinlock,flags);
7331
7332                 /* Transmit mode Register (TMR), <1..0> = 10, Enable Transmitter */
7333                 usc_TCmd( info, TCmd_SendFrame );
7334                 usc_OutReg( info, TMR, (unsigned short)((usc_InReg(info, TMR) & 0xfffc) | 0x0002) );
7335
7336                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
7337
7338
7339                 /******************************/
7340                 /* WAIT FOR TRANSMIT COMPLETE */
7341                 /******************************/
7342
7343                 /* Wait 100ms */
7344                 EndTime = jiffies + msecs_to_jiffies(100);
7345
7346                 /* While timer not expired wait for transmit complete */
7347
7348                 spin_lock_irqsave(&info->irq_spinlock,flags);
7349                 status = usc_InReg( info, TCSR );
7350                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
7351
7352                 while ( !(status & (BIT6+BIT5+BIT4+BIT2+BIT1)) ) {
7353                         if (time_after(jiffies, EndTime)) {
7354                                 rc = FALSE;
7355                                 break;
7356                         }
7357
7358                         spin_lock_irqsave(&info->irq_spinlock,flags);
7359                         status = usc_InReg( info, TCSR );
7360                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7361                 }
7362         }
7363
7364
7365         if ( rc == TRUE ){
7366                 /* CHECK FOR TRANSMIT ERRORS */
7367                 if ( status & (BIT5 + BIT1) )
7368                         rc = FALSE;
7369         }
7370
7371         if ( rc == TRUE ) {
7372                 /* WAIT FOR RECEIVE COMPLETE */
7373
7374                 /* Wait 100ms */
7375                 EndTime = jiffies + msecs_to_jiffies(100);
7376
7377                 /* Wait for 16C32 to write receive status to buffer entry. */
7378                 status=info->rx_buffer_list[0].status;
7379                 while ( status == 0 ) {
7380                         if (time_after(jiffies, EndTime)) {
7381                                 rc = FALSE;
7382                                 break;
7383                         }
7384                         status=info->rx_buffer_list[0].status;
7385                 }
7386         }
7387
7388
7389         if ( rc == TRUE ) {
7390                 /* CHECK FOR RECEIVE ERRORS */
7391                 status = info->rx_buffer_list[0].status;
7392
7393                 if ( status & (BIT8 + BIT3 + BIT1) ) {
7394                         /* receive error has occurred */
7395                         rc = FALSE;
7396                 } else {
7397                         if ( memcmp( info->tx_buffer_list[0].virt_addr ,
7398                                 info->rx_buffer_list[0].virt_addr, FrameSize ) ){
7399                                 rc = FALSE;
7400                         }
7401                 }
7402         }
7403
7404         spin_lock_irqsave(&info->irq_spinlock,flags);
7405         usc_reset( info );
7406         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7407
7408         /* restore current port options */
7409         memcpy(&info->params,&tmp_params,sizeof(MGSL_PARAMS));
7410
7411         return rc;
7412
7413 }       /* end of mgsl_dma_test() */
7414
7415 /* mgsl_adapter_test()
7416  *
7417  *      Perform the register, IRQ, and DMA tests for the 16C32.
7418  *
7419  * Arguments:           info    pointer to device instance data
7420  * Return Value:        0 if success, otherwise -ENODEV
7421  */
7422 static int mgsl_adapter_test( struct mgsl_struct *info )
7423 {
7424         if ( debug_level >= DEBUG_LEVEL_INFO )
7425                 printk( "%s(%d):Testing device %s\n",
7426                         __FILE__,__LINE__,info->device_name );
7427
7428         if ( !mgsl_register_test( info ) ) {
7429                 info->init_error = DiagStatus_AddressFailure;
7430                 printk( "%s(%d):Register test failure for device %s Addr=%04X\n",
7431                         __FILE__,__LINE__,info->device_name, (unsigned short)(info->io_base) );
7432                 return -ENODEV;
7433         }
7434
7435         if ( !mgsl_irq_test( info ) ) {
7436                 info->init_error = DiagStatus_IrqFailure;
7437                 printk( "%s(%d):Interrupt test failure for device %s IRQ=%d\n",
7438                         __FILE__,__LINE__,info->device_name, (unsigned short)(info->irq_level) );
7439                 return -ENODEV;
7440         }
7441
7442         if ( !mgsl_dma_test( info ) ) {
7443                 info->init_error = DiagStatus_DmaFailure;
7444                 printk( "%s(%d):DMA test failure for device %s DMA=%d\n",
7445                         __FILE__,__LINE__,info->device_name, (unsigned short)(info->dma_level) );
7446                 return -ENODEV;
7447         }
7448
7449         if ( debug_level >= DEBUG_LEVEL_INFO )
7450                 printk( "%s(%d):device %s passed diagnostics\n",
7451                         __FILE__,__LINE__,info->device_name );
7452
7453         return 0;
7454
7455 }       /* end of mgsl_adapter_test() */
7456
7457 /* mgsl_memory_test()
7458  *
7459  *      Test the shared memory on a PCI adapter.
7460  *
7461  * Arguments:           info    pointer to device instance data
7462  * Return Value:        TRUE if test passed, otherwise FALSE
7463  */
7464 static BOOLEAN mgsl_memory_test( struct mgsl_struct *info )
7465 {
7466         static unsigned long BitPatterns[] =
7467                 { 0x0, 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999, 0xffffffff, 0x12345678 };
7468         unsigned long Patterncount = ARRAY_SIZE(BitPatterns);
7469         unsigned long i;
7470         unsigned long TestLimit = SHARED_MEM_ADDRESS_SIZE/sizeof(unsigned long);
7471         unsigned long * TestAddr;
7472
7473         if ( info->bus_type != MGSL_BUS_TYPE_PCI )
7474                 return TRUE;
7475
7476         TestAddr = (unsigned long *)info->memory_base;
7477
7478         /* Test data lines with test pattern at one location. */
7479
7480         for ( i = 0 ; i < Patterncount ; i++ ) {
7481                 *TestAddr = BitPatterns[i];
7482                 if ( *TestAddr != BitPatterns[i] )
7483                         return FALSE;
7484         }
7485
7486         /* Test address lines with incrementing pattern over */
7487         /* entire address range. */
7488
7489         for ( i = 0 ; i < TestLimit ; i++ ) {
7490                 *TestAddr = i * 4;
7491                 TestAddr++;
7492         }
7493
7494         TestAddr = (unsigned long *)info->memory_base;
7495
7496         for ( i = 0 ; i < TestLimit ; i++ ) {
7497                 if ( *TestAddr != i * 4 )
7498                         return FALSE;
7499                 TestAddr++;
7500         }
7501
7502         memset( info->memory_base, 0, SHARED_MEM_ADDRESS_SIZE );
7503
7504         return TRUE;
7505
7506 }       /* End Of mgsl_memory_test() */
7507
7508
7509 /* mgsl_load_pci_memory()
7510  *
7511  *      Load a large block of data into the PCI shared memory.
7512  *      Use this instead of memcpy() or memmove() to move data
7513  *      into the PCI shared memory.
7514  *
7515  * Notes:
7516  *
7517  *      This function prevents the PCI9050 interface chip from hogging
7518  *      the adapter local bus, which can starve the 16C32 by preventing
7519  *      16C32 bus master cycles.
7520  *
7521  *      The PCI9050 documentation says that the 9050 will always release
7522  *      control of the local bus after completing the current read
7523  *      or write operation.
7524  *
7525  *      It appears that as long as the PCI9050 write FIFO is full, the
7526  *      PCI9050 treats all of the writes as a single burst transaction
7527  *      and will not release the bus. This causes DMA latency problems
7528  *      at high speeds when copying large data blocks to the shared
7529  *      memory.
7530  *
7531  *      This function in effect, breaks the a large shared memory write
7532  *      into multiple transations by interleaving a shared memory read
7533  *      which will flush the write FIFO and 'complete' the write
7534  *      transation. This allows any pending DMA request to gain control
7535  *      of the local bus in a timely fasion.
7536  *
7537  * Arguments:
7538  *
7539  *      TargetPtr       pointer to target address in PCI shared memory
7540  *      SourcePtr       pointer to source buffer for data
7541  *      count           count in bytes of data to copy
7542  *
7543  * Return Value:        None
7544  */
7545 static void mgsl_load_pci_memory( char* TargetPtr, const char* SourcePtr,
7546         unsigned short count )
7547 {
7548         /* 16 32-bit writes @ 60ns each = 960ns max latency on local bus */
7549 #define PCI_LOAD_INTERVAL 64
7550
7551         unsigned short Intervalcount = count / PCI_LOAD_INTERVAL;
7552         unsigned short Index;
7553         unsigned long Dummy;
7554
7555         for ( Index = 0 ; Index < Intervalcount ; Index++ )
7556         {
7557                 memcpy(TargetPtr, SourcePtr, PCI_LOAD_INTERVAL);
7558                 Dummy = *((volatile unsigned long *)TargetPtr);
7559                 TargetPtr += PCI_LOAD_INTERVAL;
7560                 SourcePtr += PCI_LOAD_INTERVAL;
7561         }
7562
7563         memcpy( TargetPtr, SourcePtr, count % PCI_LOAD_INTERVAL );
7564
7565 }       /* End Of mgsl_load_pci_memory() */
7566
7567 static void mgsl_trace_block(struct mgsl_struct *info,const char* data, int count, int xmit)
7568 {
7569         int i;
7570         int linecount;
7571         if (xmit)
7572                 printk("%s tx data:\n",info->device_name);
7573         else
7574                 printk("%s rx data:\n",info->device_name);
7575
7576         while(count) {
7577                 if (count > 16)
7578                         linecount = 16;
7579                 else
7580                         linecount = count;
7581
7582                 for(i=0;i<linecount;i++)
7583                         printk("%02X ",(unsigned char)data[i]);
7584                 for(;i<17;i++)
7585                         printk("   ");
7586                 for(i=0;i<linecount;i++) {
7587                         if (data[i]>=040 && data[i]<=0176)
7588                                 printk("%c",data[i]);
7589                         else
7590                                 printk(".");
7591                 }
7592                 printk("\n");
7593
7594                 data  += linecount;
7595                 count -= linecount;
7596         }
7597 }       /* end of mgsl_trace_block() */
7598
7599 /* mgsl_tx_timeout()
7600  *
7601  *      called when HDLC frame times out
7602  *      update stats and do tx completion processing
7603  *
7604  * Arguments:   context         pointer to device instance data
7605  * Return Value:        None
7606  */
7607 static void mgsl_tx_timeout(unsigned long context)
7608 {
7609         struct mgsl_struct *info = (struct mgsl_struct*)context;
7610         unsigned long flags;
7611
7612         if ( debug_level >= DEBUG_LEVEL_INFO )
7613                 printk( "%s(%d):mgsl_tx_timeout(%s)\n",
7614                         __FILE__,__LINE__,info->device_name);
7615         if(info->tx_active &&
7616            (info->params.mode == MGSL_MODE_HDLC ||
7617             info->params.mode == MGSL_MODE_RAW) ) {
7618                 info->icount.txtimeout++;
7619         }
7620         spin_lock_irqsave(&info->irq_spinlock,flags);
7621         info->tx_active = 0;
7622         info->xmit_cnt = info->xmit_head = info->xmit_tail = 0;
7623
7624         if ( info->params.flags & HDLC_FLAG_HDLC_LOOPMODE )
7625                 usc_loopmode_cancel_transmit( info );
7626
7627         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7628
7629 #if SYNCLINK_GENERIC_HDLC
7630         if (info->netcount)
7631                 hdlcdev_tx_done(info);
7632         else
7633 #endif
7634                 mgsl_bh_transmit(info);
7635
7636 }       /* end of mgsl_tx_timeout() */
7637
7638 /* signal that there are no more frames to send, so that
7639  * line is 'released' by echoing RxD to TxD when current
7640  * transmission is complete (or immediately if no tx in progress).
7641  */
7642 static int mgsl_loopmode_send_done( struct mgsl_struct * info )
7643 {
7644         unsigned long flags;
7645
7646         spin_lock_irqsave(&info->irq_spinlock,flags);
7647         if (info->params.flags & HDLC_FLAG_HDLC_LOOPMODE) {
7648                 if (info->tx_active)
7649                         info->loopmode_send_done_requested = TRUE;
7650                 else
7651                         usc_loopmode_send_done(info);
7652         }
7653         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7654
7655         return 0;
7656 }
7657
7658 /* release the line by echoing RxD to TxD
7659  * upon completion of a transmit frame
7660  */
7661 static void usc_loopmode_send_done( struct mgsl_struct * info )
7662 {
7663         info->loopmode_send_done_requested = FALSE;
7664         /* clear CMR:13 to 0 to start echoing RxData to TxData */
7665         info->cmr_value &= ~BIT13;
7666         usc_OutReg(info, CMR, info->cmr_value);
7667 }
7668
7669 /* abort a transmit in progress while in HDLC LoopMode
7670  */
7671 static void usc_loopmode_cancel_transmit( struct mgsl_struct * info )
7672 {
7673         /* reset tx dma channel and purge TxFifo */
7674         usc_RTCmd( info, RTCmd_PurgeTxFifo );
7675         usc_DmaCmd( info, DmaCmd_ResetTxChannel );
7676         usc_loopmode_send_done( info );
7677 }
7678
7679 /* for HDLC/SDLC LoopMode, setting CMR:13 after the transmitter is enabled
7680  * is an Insert Into Loop action. Upon receipt of a GoAhead sequence (RxAbort)
7681  * we must clear CMR:13 to begin repeating TxData to RxData
7682  */
7683 static void usc_loopmode_insert_request( struct mgsl_struct * info )
7684 {
7685         info->loopmode_insert_requested = TRUE;
7686
7687         /* enable RxAbort irq. On next RxAbort, clear CMR:13 to
7688          * begin repeating TxData on RxData (complete insertion)
7689          */
7690         usc_OutReg( info, RICR,
7691                 (usc_InReg( info, RICR ) | RXSTATUS_ABORT_RECEIVED ) );
7692
7693         /* set CMR:13 to insert into loop on next GoAhead (RxAbort) */
7694         info->cmr_value |= BIT13;
7695         usc_OutReg(info, CMR, info->cmr_value);
7696 }
7697
7698 /* return 1 if station is inserted into the loop, otherwise 0
7699  */
7700 static int usc_loopmode_active( struct mgsl_struct * info)
7701 {
7702         return usc_InReg( info, CCSR ) & BIT7 ? 1 : 0 ;
7703 }
7704
7705 #if SYNCLINK_GENERIC_HDLC
7706
7707 /**
7708  * called by generic HDLC layer when protocol selected (PPP, frame relay, etc.)
7709  * set encoding and frame check sequence (FCS) options
7710  *
7711  * dev       pointer to network device structure
7712  * encoding  serial encoding setting
7713  * parity    FCS setting
7714  *
7715  * returns 0 if success, otherwise error code
7716  */
7717 static int hdlcdev_attach(struct net_device *dev, unsigned short encoding,
7718                           unsigned short parity)
7719 {
7720         struct mgsl_struct *info = dev_to_port(dev);
7721         unsigned char  new_encoding;
7722         unsigned short new_crctype;
7723
7724         /* return error if TTY interface open */
7725         if (info->count)
7726                 return -EBUSY;
7727
7728         switch (encoding)
7729         {
7730         case ENCODING_NRZ:        new_encoding = HDLC_ENCODING_NRZ; break;
7731         case ENCODING_NRZI:       new_encoding = HDLC_ENCODING_NRZI_SPACE; break;
7732         case ENCODING_FM_MARK:    new_encoding = HDLC_ENCODING_BIPHASE_MARK; break;
7733         case ENCODING_FM_SPACE:   new_encoding = HDLC_ENCODING_BIPHASE_SPACE; break;
7734         case ENCODING_MANCHESTER: new_encoding = HDLC_ENCODING_BIPHASE_LEVEL; break;
7735         default: return -EINVAL;
7736         }
7737
7738         switch (parity)
7739         {
7740         case PARITY_NONE:            new_crctype = HDLC_CRC_NONE; break;
7741         case PARITY_CRC16_PR1_CCITT: new_crctype = HDLC_CRC_16_CCITT; break;
7742         case PARITY_CRC32_PR1_CCITT: new_crctype = HDLC_CRC_32_CCITT; break;
7743         default: return -EINVAL;
7744         }
7745
7746         info->params.encoding = new_encoding;
7747         info->params.crc_type = new_crctype;
7748
7749         /* if network interface up, reprogram hardware */
7750         if (info->netcount)
7751                 mgsl_program_hw(info);
7752
7753         return 0;
7754 }
7755
7756 /**
7757  * called by generic HDLC layer to send frame
7758  *
7759  * skb  socket buffer containing HDLC frame
7760  * dev  pointer to network device structure
7761  *
7762  * returns 0 if success, otherwise error code
7763  */
7764 static int hdlcdev_xmit(struct sk_buff *skb, struct net_device *dev)
7765 {
7766         struct mgsl_struct *info = dev_to_port(dev);
7767         struct net_device_stats *stats = hdlc_stats(dev);
7768         unsigned long flags;
7769
7770         if (debug_level >= DEBUG_LEVEL_INFO)
7771                 printk(KERN_INFO "%s:hdlc_xmit(%s)\n",__FILE__,dev->name);
7772
7773         /* stop sending until this frame completes */
7774         netif_stop_queue(dev);
7775
7776         /* copy data to device buffers */
7777         info->xmit_cnt = skb->len;
7778         mgsl_load_tx_dma_buffer(info, skb->data, skb->len);
7779
7780         /* update network statistics */
7781         stats->tx_packets++;
7782         stats->tx_bytes += skb->len;
7783
7784         /* done with socket buffer, so free it */
7785         dev_kfree_skb(skb);
7786
7787         /* save start time for transmit timeout detection */
7788         dev->trans_start = jiffies;
7789
7790         /* start hardware transmitter if necessary */
7791         spin_lock_irqsave(&info->irq_spinlock,flags);
7792         if (!info->tx_active)
7793                 usc_start_transmitter(info);
7794         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7795
7796         return 0;
7797 }
7798
7799 /**
7800  * called by network layer when interface enabled
7801  * claim resources and initialize hardware
7802  *
7803  * dev  pointer to network device structure
7804  *
7805  * returns 0 if success, otherwise error code
7806  */
7807 static int hdlcdev_open(struct net_device *dev)
7808 {
7809         struct mgsl_struct *info = dev_to_port(dev);
7810         int rc;
7811         unsigned long flags;
7812
7813         if (debug_level >= DEBUG_LEVEL_INFO)
7814                 printk("%s:hdlcdev_open(%s)\n",__FILE__,dev->name);
7815
7816         /* generic HDLC layer open processing */
7817         if ((rc = hdlc_open(dev)))
7818                 return rc;
7819
7820         /* arbitrate between network and tty opens */
7821         spin_lock_irqsave(&info->netlock, flags);
7822         if (info->count != 0 || info->netcount != 0) {
7823                 printk(KERN_WARNING "%s: hdlc_open returning busy\n", dev->name);
7824                 spin_unlock_irqrestore(&info->netlock, flags);
7825                 return -EBUSY;
7826         }
7827         info->netcount=1;
7828         spin_unlock_irqrestore(&info->netlock, flags);
7829
7830         /* claim resources and init adapter */
7831         if ((rc = startup(info)) != 0) {
7832                 spin_lock_irqsave(&info->netlock, flags);
7833                 info->netcount=0;
7834                 spin_unlock_irqrestore(&info->netlock, flags);
7835                 return rc;
7836         }
7837
7838         /* assert DTR and RTS, apply hardware settings */
7839         info->serial_signals |= SerialSignal_RTS + SerialSignal_DTR;
7840         mgsl_program_hw(info);
7841
7842         /* enable network layer transmit */
7843         dev->trans_start = jiffies;
7844         netif_start_queue(dev);
7845
7846         /* inform generic HDLC layer of current DCD status */
7847         spin_lock_irqsave(&info->irq_spinlock, flags);
7848         usc_get_serial_signals(info);
7849         spin_unlock_irqrestore(&info->irq_spinlock, flags);
7850         if (info->serial_signals & SerialSignal_DCD)
7851                 netif_carrier_on(dev);
7852         else
7853                 netif_carrier_off(dev);
7854         return 0;
7855 }
7856
7857 /**
7858  * called by network layer when interface is disabled
7859  * shutdown hardware and release resources
7860  *
7861  * dev  pointer to network device structure
7862  *
7863  * returns 0 if success, otherwise error code
7864  */
7865 static int hdlcdev_close(struct net_device *dev)
7866 {
7867         struct mgsl_struct *info = dev_to_port(dev);
7868         unsigned long flags;
7869
7870         if (debug_level >= DEBUG_LEVEL_INFO)
7871                 printk("%s:hdlcdev_close(%s)\n",__FILE__,dev->name);
7872
7873         netif_stop_queue(dev);
7874
7875         /* shutdown adapter and release resources */
7876         shutdown(info);
7877
7878         hdlc_close(dev);
7879
7880         spin_lock_irqsave(&info->netlock, flags);
7881         info->netcount=0;
7882         spin_unlock_irqrestore(&info->netlock, flags);
7883
7884         return 0;
7885 }
7886
7887 /**
7888  * called by network layer to process IOCTL call to network device
7889  *
7890  * dev  pointer to network device structure
7891  * ifr  pointer to network interface request structure
7892  * cmd  IOCTL command code
7893  *
7894  * returns 0 if success, otherwise error code
7895  */
7896 static int hdlcdev_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
7897 {
7898         const size_t size = sizeof(sync_serial_settings);
7899         sync_serial_settings new_line;
7900         sync_serial_settings __user *line = ifr->ifr_settings.ifs_ifsu.sync;
7901         struct mgsl_struct *info = dev_to_port(dev);
7902         unsigned int flags;
7903
7904         if (debug_level >= DEBUG_LEVEL_INFO)
7905                 printk("%s:hdlcdev_ioctl(%s)\n",__FILE__,dev->name);
7906
7907         /* return error if TTY interface open */
7908         if (info->count)
7909                 return -EBUSY;
7910
7911         if (cmd != SIOCWANDEV)
7912                 return hdlc_ioctl(dev, ifr, cmd);
7913
7914         switch(ifr->ifr_settings.type) {
7915         case IF_GET_IFACE: /* return current sync_serial_settings */
7916
7917                 ifr->ifr_settings.type = IF_IFACE_SYNC_SERIAL;
7918                 if (ifr->ifr_settings.size < size) {
7919                         ifr->ifr_settings.size = size; /* data size wanted */
7920                         return -ENOBUFS;
7921                 }
7922
7923                 flags = info->params.flags & (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_RXC_DPLL |
7924                                               HDLC_FLAG_RXC_BRG    | HDLC_FLAG_RXC_TXCPIN |
7925                                               HDLC_FLAG_TXC_TXCPIN | HDLC_FLAG_TXC_DPLL |
7926                                               HDLC_FLAG_TXC_BRG    | HDLC_FLAG_TXC_RXCPIN);
7927
7928                 switch (flags){
7929                 case (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_TXCPIN): new_line.clock_type = CLOCK_EXT; break;
7930                 case (HDLC_FLAG_RXC_BRG    | HDLC_FLAG_TXC_BRG):    new_line.clock_type = CLOCK_INT; break;
7931                 case (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_BRG):    new_line.clock_type = CLOCK_TXINT; break;
7932                 case (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_RXCPIN): new_line.clock_type = CLOCK_TXFROMRX; break;
7933                 default: new_line.clock_type = CLOCK_DEFAULT;
7934                 }
7935
7936                 new_line.clock_rate = info->params.clock_speed;
7937                 new_line.loopback   = info->params.loopback ? 1:0;
7938
7939                 if (copy_to_user(line, &new_line, size))
7940                         return -EFAULT;
7941                 return 0;
7942
7943         case IF_IFACE_SYNC_SERIAL: /* set sync_serial_settings */
7944
7945                 if(!capable(CAP_NET_ADMIN))
7946                         return -EPERM;
7947                 if (copy_from_user(&new_line, line, size))
7948                         return -EFAULT;
7949
7950                 switch (new_line.clock_type)
7951                 {
7952                 case CLOCK_EXT:      flags = HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_TXCPIN; break;
7953                 case CLOCK_TXFROMRX: flags = HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_RXCPIN; break;
7954                 case CLOCK_INT:      flags = HDLC_FLAG_RXC_BRG    | HDLC_FLAG_TXC_BRG;    break;
7955                 case CLOCK_TXINT:    flags = HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_BRG;    break;
7956                 case CLOCK_DEFAULT:  flags = info->params.flags &
7957                                              (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_RXC_DPLL |
7958                                               HDLC_FLAG_RXC_BRG    | HDLC_FLAG_RXC_TXCPIN |
7959                                               HDLC_FLAG_TXC_TXCPIN | HDLC_FLAG_TXC_DPLL |
7960                                               HDLC_FLAG_TXC_BRG    | HDLC_FLAG_TXC_RXCPIN); break;
7961                 default: return -EINVAL;
7962                 }
7963
7964                 if (new_line.loopback != 0 && new_line.loopback != 1)
7965                         return -EINVAL;
7966
7967                 info->params.flags &= ~(HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_RXC_DPLL |
7968                                         HDLC_FLAG_RXC_BRG    | HDLC_FLAG_RXC_TXCPIN |
7969                                         HDLC_FLAG_TXC_TXCPIN | HDLC_FLAG_TXC_DPLL |
7970                                         HDLC_FLAG_TXC_BRG    | HDLC_FLAG_TXC_RXCPIN);
7971                 info->params.flags |= flags;
7972
7973                 info->params.loopback = new_line.loopback;
7974
7975                 if (flags & (HDLC_FLAG_RXC_BRG | HDLC_FLAG_TXC_BRG))
7976                         info->params.clock_speed = new_line.clock_rate;
7977                 else
7978                         info->params.clock_speed = 0;
7979
7980                 /* if network interface up, reprogram hardware */
7981                 if (info->netcount)
7982                         mgsl_program_hw(info);
7983                 return 0;
7984
7985         default:
7986                 return hdlc_ioctl(dev, ifr, cmd);
7987         }
7988 }
7989
7990 /**
7991  * called by network layer when transmit timeout is detected
7992  *
7993  * dev  pointer to network device structure
7994  */
7995 static void hdlcdev_tx_timeout(struct net_device *dev)
7996 {
7997         struct mgsl_struct *info = dev_to_port(dev);
7998         struct net_device_stats *stats = hdlc_stats(dev);
7999         unsigned long flags;
8000
8001         if (debug_level >= DEBUG_LEVEL_INFO)
8002                 printk("hdlcdev_tx_timeout(%s)\n",dev->name);
8003
8004         stats->tx_errors++;
8005         stats->tx_aborted_errors++;
8006
8007         spin_lock_irqsave(&info->irq_spinlock,flags);
8008         usc_stop_transmitter(info);
8009         spin_unlock_irqrestore(&info->irq_spinlock,flags);
8010
8011         netif_wake_queue(dev);
8012 }
8013
8014 /**
8015  * called by device driver when transmit completes
8016  * reenable network layer transmit if stopped
8017  *
8018  * info  pointer to device instance information
8019  */
8020 static void hdlcdev_tx_done(struct mgsl_struct *info)
8021 {
8022         if (netif_queue_stopped(info->netdev))
8023                 netif_wake_queue(info->netdev);
8024 }
8025
8026 /**
8027  * called by device driver when frame received
8028  * pass frame to network layer
8029  *
8030  * info  pointer to device instance information
8031  * buf   pointer to buffer contianing frame data
8032  * size  count of data bytes in buf
8033  */
8034 static void hdlcdev_rx(struct mgsl_struct *info, char *buf, int size)
8035 {
8036         struct sk_buff *skb = dev_alloc_skb(size);
8037         struct net_device *dev = info->netdev;
8038         struct net_device_stats *stats = hdlc_stats(dev);
8039
8040         if (debug_level >= DEBUG_LEVEL_INFO)
8041                 printk("hdlcdev_rx(%s)\n",dev->name);
8042
8043         if (skb == NULL) {
8044                 printk(KERN_NOTICE "%s: can't alloc skb, dropping packet\n", dev->name);
8045                 stats->rx_dropped++;
8046                 return;
8047         }
8048
8049         memcpy(skb_put(skb, size),buf,size);
8050
8051         skb->protocol = hdlc_type_trans(skb, info->netdev);
8052
8053         stats->rx_packets++;
8054         stats->rx_bytes += size;
8055
8056         netif_rx(skb);
8057
8058         info->netdev->last_rx = jiffies;
8059 }
8060
8061 /**
8062  * called by device driver when adding device instance
8063  * do generic HDLC initialization
8064  *
8065  * info  pointer to device instance information
8066  *
8067  * returns 0 if success, otherwise error code
8068  */
8069 static int hdlcdev_init(struct mgsl_struct *info)
8070 {
8071         int rc;
8072         struct net_device *dev;
8073         hdlc_device *hdlc;
8074
8075         /* allocate and initialize network and HDLC layer objects */
8076
8077         if (!(dev = alloc_hdlcdev(info))) {
8078                 printk(KERN_ERR "%s:hdlc device allocation failure\n",__FILE__);
8079                 return -ENOMEM;
8080         }
8081
8082         /* for network layer reporting purposes only */
8083         dev->base_addr = info->io_base;
8084         dev->irq       = info->irq_level;
8085         dev->dma       = info->dma_level;
8086
8087         /* network layer callbacks and settings */
8088         dev->do_ioctl       = hdlcdev_ioctl;
8089         dev->open           = hdlcdev_open;
8090         dev->stop           = hdlcdev_close;
8091         dev->tx_timeout     = hdlcdev_tx_timeout;
8092         dev->watchdog_timeo = 10*HZ;
8093         dev->tx_queue_len   = 50;
8094
8095         /* generic HDLC layer callbacks and settings */
8096         hdlc         = dev_to_hdlc(dev);
8097         hdlc->attach = hdlcdev_attach;
8098         hdlc->xmit   = hdlcdev_xmit;
8099
8100         /* register objects with HDLC layer */
8101         if ((rc = register_hdlc_device(dev))) {
8102                 printk(KERN_WARNING "%s:unable to register hdlc device\n",__FILE__);
8103                 free_netdev(dev);
8104                 return rc;
8105         }
8106
8107         info->netdev = dev;
8108         return 0;
8109 }
8110
8111 /**
8112  * called by device driver when removing device instance
8113  * do generic HDLC cleanup
8114  *
8115  * info  pointer to device instance information
8116  */
8117 static void hdlcdev_exit(struct mgsl_struct *info)
8118 {
8119         unregister_hdlc_device(info->netdev);
8120         free_netdev(info->netdev);
8121         info->netdev = NULL;
8122 }
8123
8124 #endif /* CONFIG_HDLC */
8125
8126
8127 static int __devinit synclink_init_one (struct pci_dev *dev,
8128                                         const struct pci_device_id *ent)
8129 {
8130         struct mgsl_struct *info;
8131
8132         if (pci_enable_device(dev)) {
8133                 printk("error enabling pci device %p\n", dev);
8134                 return -EIO;
8135         }
8136
8137         if (!(info = mgsl_allocate_device())) {
8138                 printk("can't allocate device instance data.\n");
8139                 return -EIO;
8140         }
8141
8142         /* Copy user configuration info to device instance data */
8143
8144         info->io_base = pci_resource_start(dev, 2);
8145         info->irq_level = dev->irq;
8146         info->phys_memory_base = pci_resource_start(dev, 3);
8147
8148         /* Because veremap only works on page boundaries we must map
8149          * a larger area than is actually implemented for the LCR
8150          * memory range. We map a full page starting at the page boundary.
8151          */
8152         info->phys_lcr_base = pci_resource_start(dev, 0);
8153         info->lcr_offset    = info->phys_lcr_base & (PAGE_SIZE-1);
8154         info->phys_lcr_base &= ~(PAGE_SIZE-1);
8155
8156         info->bus_type = MGSL_BUS_TYPE_PCI;
8157         info->io_addr_size = 8;
8158         info->irq_flags = IRQF_SHARED;
8159
8160         if (dev->device == 0x0210) {
8161                 /* Version 1 PCI9030 based universal PCI adapter */
8162                 info->misc_ctrl_value = 0x007c4080;
8163                 info->hw_version = 1;
8164         } else {
8165                 /* Version 0 PCI9050 based 5V PCI adapter
8166                  * A PCI9050 bug prevents reading LCR registers if
8167                  * LCR base address bit 7 is set. Maintain shadow
8168                  * value so we can write to LCR misc control reg.
8169                  */
8170                 info->misc_ctrl_value = 0x087e4546;
8171                 info->hw_version = 0;
8172         }
8173
8174         mgsl_add_device(info);
8175
8176         return 0;
8177 }
8178
8179 static void __devexit synclink_remove_one (struct pci_dev *dev)
8180 {
8181 }
8182