arch/mips/mm/tlbex.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Synthesize TLB refill handlers at runtime.
   7  *
   8  * Copyright (C) 2004, 2005, 2006, 2008  Thiemo Seufer
   9  * Copyright (C) 2005, 2007, 2008, 2009  Maciej W. Rozycki
  10  * Copyright (C) 2006  Ralf Baechle (ralf@linux-mips.org)
  11  * Copyright (C) 2008, 2009 Cavium Networks, Inc.
  12  * Copyright (C) 2011  MIPS Technologies, Inc.
  13  *
  14  * ... and the days got worse and worse and now you see
  15  * I've gone completly out of my mind.
  16  *
  17  * They're coming to take me a away haha
  18  * they're coming to take me a away hoho hihi haha
  19  * to the funny farm where code is beautiful all the time ...
  20  *
  21  * (Condolences to Napoleon XIV)
  22  */
  23
  24 #include <linux/bug.h>
  25 #include <linux/kernel.h>
  26 #include <linux/types.h>
  27 #include <linux/smp.h>
  28 #include <linux/string.h>
  29 #include <linux/cache.h>
  30
  31 #include <asm/cacheflush.h>
  32 #include <asm/cpu-type.h>
  33 #include <asm/pgtable.h>
  34 #include <asm/war.h>
  35 #include <asm/uasm.h>
  36 #include <asm/setup.h>
  37
  38 static int __cpuinitdata mips_xpa_disabled;
  39
  40 static int __init xpa_disable(char *s)
  41 {
  42         mips_xpa_disabled = 1;
  43
  44         return 1;
  45 }
  46
  47 __setup("noxpa", xpa_disable);
  48
  49 /*
  50  * TLB load/store/modify handlers.
  51  *
  52  * Only the fastpath gets synthesized at runtime, the slowpath for
  53  * do_page_fault remains normal asm.
  54  */
  55 extern void tlb_do_page_fault_0(void);
  56 extern void tlb_do_page_fault_1(void);
  57
  58 struct work_registers {
  59         int r1;
  60         int r2;
  61         int r3;
  62 };
  63
  64 struct tlb_reg_save {
  65         unsigned long a;
  66         unsigned long b;
  67 } ____cacheline_aligned_in_smp;
  68
  69 static struct tlb_reg_save handler_reg_save[NR_CPUS];
  70
  71 static inline int r45k_bvahwbug(void)
  72 {
  73         /* XXX: We should probe for the presence of this bug, but we don't. */
  74         return 0;
  75 }
  76
  77 static inline int r4k_250MHZhwbug(void)
  78 {
  79         /* XXX: We should probe for the presence of this bug, but we don't. */
  80         return 0;
  81 }
  82
  83 static inline int __maybe_unused bcm1250_m3_war(void)
  84 {
  85         return BCM1250_M3_WAR;
  86 }
  87
  88 static inline int __maybe_unused r10000_llsc_war(void)
  89 {
  90         return R10000_LLSC_WAR;
  91 }
  92
  93 static int use_bbit_insns(void)
  94 {
  95         switch (current_cpu_type()) {
  96         case CPU_CAVIUM_OCTEON:
  97         case CPU_CAVIUM_OCTEON_PLUS:
  98         case CPU_CAVIUM_OCTEON2:
  99         case CPU_CAVIUM_OCTEON3:
 100                 return 1;
 101         default:
 102                 return 0;
 103         }
 104 }
 105
 106 static int use_lwx_insns(void)
 107 {
 108         switch (current_cpu_type()) {
 109         case CPU_CAVIUM_OCTEON2:
 110         case CPU_CAVIUM_OCTEON3:
 111                 return 1;
 112         default:
 113                 return 0;
 114         }
 115 }
 116 #if defined(CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE) && \
 117     CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE > 0
 118 static bool scratchpad_available(void)
 119 {
 120         return true;
 121 }
 122 static int scratchpad_offset(int i)
 123 {
 124         /*
 125          * CVMSEG starts at address -32768 and extends for
 126          * CAVIUM_OCTEON_CVMSEG_SIZE 128 byte cache lines.
 127          */
 128         i += 1; /* Kernel use starts at the top and works down. */
 129         return CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE * 128 - (8 * i) - 32768;
 130 }
 131 #else
 132 static bool scratchpad_available(void)
 133 {
 134         return false;
 135 }
 136 static int scratchpad_offset(int i)
 137 {
 138         BUG();
 139         /* Really unreachable, but evidently some GCC want this. */
 140         return 0;
 141 }
 142 #endif
 143 /*
 144  * Found by experiment: At least some revisions of the 4kc throw under
 145  * some circumstances a machine check exception, triggered by invalid
 146  * values in the index register.  Delaying the tlbp instruction until
 147  * after the next branch,  plus adding an additional nop in front of
 148  * tlbwi/tlbwr avoids the invalid index register values. Nobody knows
 149  * why; it's not an issue caused by the core RTL.
 150  *
 151  */
 152 static int m4kc_tlbp_war(void)
 153 {
 154         return (current_cpu_data.processor_id & 0xffff00) ==
 155                (PRID_COMP_MIPS | PRID_IMP_4KC);
 156 }
 157
 158 /* Handle labels (which must be positive integers). */
 159 enum label_id {
 160         label_second_part = 1,
 161         label_leave,
 162         label_vmalloc,
 163         label_vmalloc_done,
 164         label_tlbw_hazard_0,
 165         label_split = label_tlbw_hazard_0 + 8,
 166         label_tlbl_goaround1,
 167         label_tlbl_goaround2,
 168         label_nopage_tlbl,
 169         label_nopage_tlbs,
 170         label_nopage_tlbm,
 171         label_smp_pgtable_change,
 172         label_r3000_write_probe_fail,
 173         label_large_segbits_fault,
 174 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 175         label_tlb_huge_update,
 176 #endif
 177 };
 178
 179 UASM_L_LA(_second_part)
 180 UASM_L_LA(_leave)
 181 UASM_L_LA(_vmalloc)
 182 UASM_L_LA(_vmalloc_done)
 183 /* _tlbw_hazard_x is handled differently.  */
 184 UASM_L_LA(_split)
 185 UASM_L_LA(_tlbl_goaround1)
 186 UASM_L_LA(_tlbl_goaround2)
 187 UASM_L_LA(_nopage_tlbl)
 188 UASM_L_LA(_nopage_tlbs)
 189 UASM_L_LA(_nopage_tlbm)
 190 UASM_L_LA(_smp_pgtable_change)
 191 UASM_L_LA(_r3000_write_probe_fail)
 192 UASM_L_LA(_large_segbits_fault)
 193 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 194 UASM_L_LA(_tlb_huge_update)
 195 #endif
 196
 197 static int hazard_instance;
 198
 199 static void uasm_bgezl_hazard(u32 **p, struct uasm_reloc **r, int instance)
 200 {
 201         switch (instance) {
 202         case 0 ... 7:
 203                 uasm_il_bgezl(p, r, 0, label_tlbw_hazard_0 + instance);
 204                 return;
 205         default:
 206                 BUG();
 207         }
 208 }
 209
 210 static void uasm_bgezl_label(struct uasm_label **l, u32 **p, int instance)
 211 {
 212         switch (instance) {
 213         case 0 ... 7:
 214                 uasm_build_label(l, *p, label_tlbw_hazard_0 + instance);
 215                 break;
 216         default:
 217                 BUG();
 218         }
 219 }
 220
 221 /*
 222  * pgtable bits are assigned dynamically depending on processor feature
 223  * and statically based on kernel configuration.  This spits out the actual
 224  * values the kernel is using.  Required to make sense from disassembled
 225  * TLB exception handlers.
 226  */
 227 static void output_pgtable_bits_defines(void)
 228 {
 229 #define pr_define(fmt, ...)                                     \
 230         pr_debug("#define " fmt, ##__VA_ARGS__)
 231
 232         pr_debug("#include <asm/asm.h>\n");
 233         pr_debug("#include <asm/regdef.h>\n");
 234         pr_debug("\n");
 235
 236         pr_define("_PAGE_PRESENT_SHIFT %d\n", _PAGE_PRESENT_SHIFT);
 237         pr_define("_PAGE_READ_SHIFT %d\n", _PAGE_READ_SHIFT);
 238         pr_define("_PAGE_WRITE_SHIFT %d\n", _PAGE_WRITE_SHIFT);
 239         pr_define("_PAGE_ACCESSED_SHIFT %d\n", _PAGE_ACCESSED_SHIFT);
 240         pr_define("_PAGE_MODIFIED_SHIFT %d\n", _PAGE_MODIFIED_SHIFT);
 241 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 242         pr_define("_PAGE_HUGE_SHIFT %d\n", _PAGE_HUGE_SHIFT);
 243         pr_define("_PAGE_SPLITTING_SHIFT %d\n", _PAGE_SPLITTING_SHIFT);
 244 #endif
 245 #ifdef CONFIG_CPU_MIPSR2
 246         if (cpu_has_rixi) {
 247 #ifdef _PAGE_NO_EXEC_SHIFT
 248                 pr_define("_PAGE_NO_EXEC_SHIFT %d\n", _PAGE_NO_EXEC_SHIFT);
 249                 pr_define("_PAGE_NO_READ_SHIFT %d\n", _PAGE_NO_READ_SHIFT);
 250 #endif
 251         }
 252 #endif
 253         pr_define("_PAGE_GLOBAL_SHIFT %d\n", _PAGE_GLOBAL_SHIFT);
 254         pr_define("_PAGE_VALID_SHIFT %d\n", _PAGE_VALID_SHIFT);
 255         pr_define("_PAGE_DIRTY_SHIFT %d\n", _PAGE_DIRTY_SHIFT);
 256         pr_define("_PFN_SHIFT %d\n", _PFN_SHIFT);
 257         pr_debug("\n");
 258 }
 259
 260 static inline void dump_handler(const char *symbol, const u32 *handler, int count)
 261 {
 262         int i;
 263
 264         pr_debug("LEAF(%s)\n", symbol);
 265
 266         pr_debug("\t.set push\n");
 267         pr_debug("\t.set noreorder\n");
 268
 269         for (i = 0; i < count; i++)
 270                 pr_debug("\t.word\t0x%08x\t\t# %p\n", handler[i], &handler[i]);
 271
 272         pr_debug("\t.set\tpop\n");
 273
 274         pr_debug("\tEND(%s)\n", symbol);
 275 }
 276
 277 /* The only general purpose registers allowed in TLB handlers. */
 278 #define K0              26
 279 #define K1              27
 280
 281 /* Some CP0 registers */
 282 #define C0_INDEX        0, 0
 283 #define C0_ENTRYLO0     2, 0
 284 #define C0_TCBIND       2, 2
 285 #define C0_ENTRYLO1     3, 0
 286 #define C0_CONTEXT      4, 0
 287 #define C0_PAGEMASK     5, 0
 288 #define C0_BADVADDR     8, 0
 289 #define C0_ENTRYHI      10, 0
 290 #define C0_EPC          14, 0
 291 #define C0_XCONTEXT     20, 0
 292
 293 #ifdef CONFIG_64BIT
 294 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_XCONTEXT)
 295 #else
 296 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_CONTEXT)
 297 #endif
 298
 299 /* The worst case length of the handler is around 18 instructions for
 300  * R3000-style TLBs and up to 63 instructions for R4000-style TLBs.
 301  * Maximum space available is 32 instructions for R3000 and 64
 302  * instructions for R4000.
 303  *
 304  * We deliberately chose a buffer size of 128, so we won't scribble
 305  * over anything important on overflow before we panic.
 306  */
 307 static u32 tlb_handler[128];
 308
 309 /* simply assume worst case size for labels and relocs */
 310 static struct uasm_label labels[128];
 311 static struct uasm_reloc relocs[128];
 312
 313 static int check_for_high_segbits;
 314
 315 static unsigned int kscratch_used_mask;
 316
 317 static inline int __maybe_unused c0_kscratch(void)
 318 {
 319         switch (current_cpu_type()) {
 320         case CPU_XLP:
 321         case CPU_XLR:
 322                 return 22;
 323         default:
 324                 return 31;
 325         }
 326 }
 327
 328 static int allocate_kscratch(void)
 329 {
 330         int r;
 331         unsigned int a = cpu_data[0].kscratch_mask & ~kscratch_used_mask;
 332
 333         r = ffs(a);
 334
 335         if (r == 0)
 336                 return -1;
 337
 338         r--; /* make it zero based */
 339
 340         kscratch_used_mask |= (1 << r);
 341
 342         return r;
 343 }
 344
 345 static int scratch_reg;
 346 static int pgd_reg;
 347 enum vmalloc64_mode {not_refill, refill_scratch, refill_noscratch};
 348
 349 static struct work_registers build_get_work_registers(u32 **p)
 350 {
 351         struct work_registers r;
 352
 353         if (scratch_reg >= 0) {
 354                 /* Save in CPU local C0_KScratch? */
 355                 UASM_i_MTC0(p, 1, c0_kscratch(), scratch_reg);
 356                 r.r1 = K0;
 357                 r.r2 = K1;
 358                 r.r3 = 1;
 359                 return r;
 360         }
 361
 362         if (num_possible_cpus() > 1) {
 363                 /* Get smp_processor_id */
 364                 UASM_i_CPUID_MFC0(p, K0, SMP_CPUID_REG);
 365                 UASM_i_SRL_SAFE(p, K0, K0, SMP_CPUID_REGSHIFT);
 366
 367                 /* handler_reg_save index in K0 */
 368                 UASM_i_SLL(p, K0, K0, ilog2(sizeof(struct tlb_reg_save)));
 369
 370                 UASM_i_LA(p, K1, (long)&handler_reg_save);
 371                 UASM_i_ADDU(p, K0, K0, K1);
 372         } else {
 373                 UASM_i_LA(p, K0, (long)&handler_reg_save);
 374         }
 375         /* K0 now points to save area, save $1 and $2  */
 376         UASM_i_SW(p, 1, offsetof(struct tlb_reg_save, a), K0);
 377         UASM_i_SW(p, 2, offsetof(struct tlb_reg_save, b), K0);
 378
 379         r.r1 = K1;
 380         r.r2 = 1;
 381         r.r3 = 2;
 382         return r;
 383 }
 384
 385 static void build_restore_work_registers(u32 **p)
 386 {
 387         if (scratch_reg >= 0) {
 388                 UASM_i_MFC0(p, 1, c0_kscratch(), scratch_reg);
 389                 return;
 390         }
 391         /* K0 already points to save area, restore $1 and $2  */
 392         UASM_i_LW(p, 1, offsetof(struct tlb_reg_save, a), K0);
 393         UASM_i_LW(p, 2, offsetof(struct tlb_reg_save, b), K0);
 394 }
 395
 396 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
 397
 398 /*
 399  * CONFIG_MIPS_PGD_C0_CONTEXT implies 64 bit and lack of pgd_current,
 400  * we cannot do r3000 under these circumstances.
 401  *
 402  * Declare pgd_current here instead of including mmu_context.h to avoid type
 403  * conflicts for tlbmiss_handler_setup_pgd
 404  */
 405 extern unsigned long pgd_current[];
 406
 407 /*
 408  * The R3000 TLB handler is simple.
 409  */
 410 static void build_r3000_tlb_refill_handler(void)
 411 {
 412         long pgdc = (long)pgd_current;
 413         u32 *p;
 414
 415         memset(tlb_handler, 0, sizeof(tlb_handler));
 416         p = tlb_handler;
 417
 418         uasm_i_mfc0(&p, K0, C0_BADVADDR);
 419         uasm_i_lui(&p, K1, uasm_rel_hi(pgdc)); /* cp0 delay */
 420         uasm_i_lw(&p, K1, uasm_rel_lo(pgdc), K1);
 421         uasm_i_srl(&p, K0, K0, 22); /* load delay */
 422         uasm_i_sll(&p, K0, K0, 2);
 423         uasm_i_addu(&p, K1, K1, K0);
 424         uasm_i_mfc0(&p, K0, C0_CONTEXT);
 425         uasm_i_lw(&p, K1, 0, K1); /* cp0 delay */
 426         uasm_i_andi(&p, K0, K0, 0xffc); /* load delay */
 427         uasm_i_addu(&p, K1, K1, K0);
 428         uasm_i_lw(&p, K0, 0, K1);
 429         uasm_i_nop(&p); /* load delay */
 430         uasm_i_mtc0(&p, K0, C0_ENTRYLO0);
 431         uasm_i_mfc0(&p, K1, C0_EPC); /* cp0 delay */
 432         uasm_i_tlbwr(&p); /* cp0 delay */
 433         uasm_i_jr(&p, K1);
 434         uasm_i_rfe(&p); /* branch delay */
 435
 436         if (p > tlb_handler + 32)
 437                 panic("TLB refill handler space exceeded");
 438
 439         pr_debug("Wrote TLB refill handler (%u instructions).\n",
 440                  (unsigned int)(p - tlb_handler));
 441
 442         memcpy((void *)ebase, tlb_handler, 0x80);
 443         local_flush_icache_range(ebase, ebase + 0x80);
 444
 445         dump_handler("r3000_tlb_refill", (u32 *)ebase, 32);
 446 }
 447 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
 448
 449 /*
 450  * The R4000 TLB handler is much more complicated. We have two
 451  * consecutive handler areas with 32 instructions space each.
 452  * Since they aren't used at the same time, we can overflow in the
 453  * other one.To keep things simple, we first assume linear space,
 454  * then we relocate it to the final handler layout as needed.
 455  */
 456 static u32 final_handler[64];
 457
 458 /*
 459  * Hazards
 460  *
 461  * From the IDT errata for the QED RM5230 (Nevada), processor revision 1.0:
 462  * 2. A timing hazard exists for the TLBP instruction.
 463  *
 464  *      stalling_instruction
 465  *      TLBP
 466  *
 467  * The JTLB is being read for the TLBP throughout the stall generated by the
 468  * previous instruction. This is not really correct as the stalling instruction
 469  * can modify the address used to access the JTLB.  The failure symptom is that
 470  * the TLBP instruction will use an address created for the stalling instruction
 471  * and not the address held in C0_ENHI and thus report the wrong results.
 472  *
 473  * The software work-around is to not allow the instruction preceding the TLBP
 474  * to stall - make it an NOP or some other instruction guaranteed not to stall.
 475  *
 476  * Errata 2 will not be fixed.  This errata is also on the R5000.
 477  *
 478  * As if we MIPS hackers wouldn't know how to nop pipelines happy ...
 479  */
 480 static void __maybe_unused build_tlb_probe_entry(u32 **p)
 481 {
 482         switch (current_cpu_type()) {
 483         /* Found by experiment: R4600 v2.0/R4700 needs this, too.  */
 484         case CPU_R4600:
 485         case CPU_R4700:
 486         case CPU_R5000:
 487         case CPU_NEVADA:
 488                 uasm_i_nop(p);
 489                 uasm_i_tlbp(p);
 490                 break;
 491
 492         default:
 493                 uasm_i_tlbp(p);
 494                 break;
 495         }
 496 }
 497
 498 /*
 499  * Write random or indexed TLB entry, and care about the hazards from
 500  * the preceding mtc0 and for the following eret.
 501  */
 502 enum tlb_write_entry { tlb_random, tlb_indexed };
 503
 504 static void build_tlb_write_entry(u32 **p, struct uasm_label **l,
 505                                   struct uasm_reloc **r,
 506                                   enum tlb_write_entry wmode)
 507 {
 508         void(*tlbw)(u32 **) = NULL;
 509
 510         switch (wmode) {
 511         case tlb_random: tlbw = uasm_i_tlbwr; break;
 512         case tlb_indexed: tlbw = uasm_i_tlbwi; break;
 513         }
 514
 515         if (cpu_has_mips_r2_exec_hazard) {
 516                 /*
 517                  * The architecture spec says an ehb is required here,
 518                  * but a number of cores do not have the hazard and
 519                  * using an ehb causes an expensive pipeline stall.
 520                  */
 521                 switch (current_cpu_type()) {
 522                 case CPU_M14KC:
 523                 case CPU_74K:
 524                 case CPU_1074K:
 525                 case CPU_PROAPTIV:
 526                 case CPU_P5600:
 527                 case CPU_M5150:
 528                 case CPU_QEMU_GENERIC:
 529                         break;
 530
 531                 default:
 532                         uasm_i_ehb(p);
 533                         break;
 534                 }
 535                 tlbw(p);
 536                 return;
 537         }
 538
 539         switch (current_cpu_type()) {
 540         case CPU_R4000PC:
 541         case CPU_R4000SC:
 542         case CPU_R4000MC:
 543         case CPU_R4400PC:
 544         case CPU_R4400SC:
 545         case CPU_R4400MC:
 546                 /*
 547                  * This branch uses up a mtc0 hazard nop slot and saves
 548                  * two nops after the tlbw instruction.
 549                  */
 550                 uasm_bgezl_hazard(p, r, hazard_instance);
 551                 tlbw(p);
 552                 uasm_bgezl_label(l, p, hazard_instance);
 553                 hazard_instance++;
 554                 uasm_i_nop(p);
 555                 break;
 556
 557         case CPU_R4600:
 558         case CPU_R4700:
 559                 uasm_i_nop(p);
 560                 tlbw(p);
 561                 uasm_i_nop(p);
 562                 break;
 563
 564         case CPU_R5000:
 565         case CPU_NEVADA:
 566                 uasm_i_nop(p); /* QED specifies 2 nops hazard */
 567                 uasm_i_nop(p); /* QED specifies 2 nops hazard */
 568                 tlbw(p);
 569                 break;
 570
 571         case CPU_R4300:
 572         case CPU_5KC:
 573         case CPU_TX49XX:
 574         case CPU_PR4450:
 575         case CPU_XLR:
 576                 uasm_i_nop(p);
 577                 tlbw(p);
 578                 break;
 579
 580         case CPU_R10000:
 581         case CPU_R12000:
 582         case CPU_R14000:
 583         case CPU_4KC:
 584         case CPU_4KEC:
 585         case CPU_M14KC:
 586         case CPU_M14KEC:
 587         case CPU_SB1:
 588         case CPU_SB1A:
 589         case CPU_4KSC:
 590         case CPU_20KC:
 591         case CPU_25KF:
 592         case CPU_BMIPS32:
 593         case CPU_BMIPS3300:
 594         case CPU_BMIPS4350:
 595         case CPU_BMIPS4380:
 596         case CPU_BMIPS5000:
 597         case CPU_LOONGSON2:
 598         case CPU_LOONGSON3:
 599         case CPU_R5500:
 600                 if (m4kc_tlbp_war())
 601                         uasm_i_nop(p);
 602         case CPU_ALCHEMY:
 603                 tlbw(p);
 604                 break;
 605
 606         case CPU_RM7000:
 607                 uasm_i_nop(p);
 608                 uasm_i_nop(p);
 609                 uasm_i_nop(p);
 610                 uasm_i_nop(p);
 611                 tlbw(p);
 612                 break;
 613
 614         case CPU_VR4111:
 615         case CPU_VR4121:
 616         case CPU_VR4122:
 617         case CPU_VR4181:
 618         case CPU_VR4181A:
 619                 uasm_i_nop(p);
 620                 uasm_i_nop(p);
 621                 tlbw(p);
 622                 uasm_i_nop(p);
 623                 uasm_i_nop(p);
 624                 break;
 625
 626         case CPU_VR4131:
 627         case CPU_VR4133:
 628         case CPU_R5432:
 629                 uasm_i_nop(p);
 630                 uasm_i_nop(p);
 631                 tlbw(p);
 632                 break;
 633
 634         case CPU_JZRISC:
 635                 tlbw(p);
 636                 uasm_i_nop(p);
 637                 break;
 638
 639         default:
 640                 panic("No TLB refill handler yet (CPU type: %d)",
 641                       current_cpu_type());
 642                 break;
 643         }
 644 }
 645
 646 static __maybe_unused void build_convert_pte_to_entrylo(u32 **p,
 647                                                         unsigned int reg)
 648 {
 649         if (cpu_has_rixi) {
 650                 UASM_i_ROTR(p, reg, reg, ilog2(_PAGE_GLOBAL));
 651         } else {
 652 #ifdef CONFIG_PHYS_ADDR_T_64BIT
 653                 uasm_i_dsrl_safe(p, reg, reg, ilog2(_PAGE_GLOBAL));
 654 #else
 655                 UASM_i_SRL(p, reg, reg, ilog2(_PAGE_GLOBAL));
 656 #endif
 657         }
 658 }
 659
 660 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 661
 662 static void build_restore_pagemask(u32 **p, struct uasm_reloc **r,
 663                                    unsigned int tmp, enum label_id lid,
 664                                    int restore_scratch)
 665 {
 666         if (restore_scratch) {
 667                 /* Reset default page size */
 668                 if (PM_DEFAULT_MASK >> 16) {
 669                         uasm_i_lui(p, tmp, PM_DEFAULT_MASK >> 16);
 670                         uasm_i_ori(p, tmp, tmp, PM_DEFAULT_MASK & 0xffff);
 671                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 672                         uasm_il_b(p, r, lid);
 673                 } else if (PM_DEFAULT_MASK) {
 674                         uasm_i_ori(p, tmp, 0, PM_DEFAULT_MASK);
 675                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 676                         uasm_il_b(p, r, lid);
 677                 } else {
 678                         uasm_i_mtc0(p, 0, C0_PAGEMASK);
 679                         uasm_il_b(p, r, lid);
 680                 }
 681                 if (scratch_reg >= 0)
 682                         UASM_i_MFC0(p, 1, c0_kscratch(), scratch_reg);
 683                 else
 684                         UASM_i_LW(p, 1, scratchpad_offset(0), 0);
 685         } else {
 686                 /* Reset default page size */
 687                 if (PM_DEFAULT_MASK >> 16) {
 688                         uasm_i_lui(p, tmp, PM_DEFAULT_MASK >> 16);
 689                         uasm_i_ori(p, tmp, tmp, PM_DEFAULT_MASK & 0xffff);
 690                         uasm_il_b(p, r, lid);
 691                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 692                 } else if (PM_DEFAULT_MASK) {
 693                         uasm_i_ori(p, tmp, 0, PM_DEFAULT_MASK);
 694                         uasm_il_b(p, r, lid);
 695                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 696                 } else {
 697                         uasm_il_b(p, r, lid);
 698                         uasm_i_mtc0(p, 0, C0_PAGEMASK);
 699                 }
 700         }
 701 }
 702
 703 static void build_huge_tlb_write_entry(u32 **p, struct uasm_label **l,
 704                                        struct uasm_reloc **r,
 705                                        unsigned int tmp,
 706                                        enum tlb_write_entry wmode,
 707                                        int restore_scratch)
 708 {
 709         /* Set huge page tlb entry size */
 710         uasm_i_lui(p, tmp, PM_HUGE_MASK >> 16);
 711         uasm_i_ori(p, tmp, tmp, PM_HUGE_MASK & 0xffff);
 712         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 713
 714         build_tlb_write_entry(p, l, r, wmode);
 715
 716         build_restore_pagemask(p, r, tmp, label_leave, restore_scratch);
 717 }
 718
 719 /*
 720  * Check if Huge PTE is present, if so then jump to LABEL.
 721  */
 722 static void
 723 build_is_huge_pte(u32 **p, struct uasm_reloc **r, unsigned int tmp,
 724                   unsigned int pmd, int lid)
 725 {
 726         UASM_i_LW(p, tmp, 0, pmd);
 727         if (use_bbit_insns()) {
 728                 uasm_il_bbit1(p, r, tmp, ilog2(_PAGE_HUGE), lid);
 729         } else {
 730                 uasm_i_andi(p, tmp, tmp, _PAGE_HUGE);
 731                 uasm_il_bnez(p, r, tmp, lid);
 732         }
 733 }
 734
 735 static void build_huge_update_entries(u32 **p, unsigned int pte,
 736                                       unsigned int tmp)
 737 {
 738         int small_sequence;
 739
 740         /*
 741          * A huge PTE describes an area the size of the
 742          * configured huge page size. This is twice the
 743          * of the large TLB entry size we intend to use.
 744          * A TLB entry half the size of the configured
 745          * huge page size is configured into entrylo0
 746          * and entrylo1 to cover the contiguous huge PTE
 747          * address space.
 748          */
 749         small_sequence = (HPAGE_SIZE >> 7) < 0x10000;
 750
 751         /* We can clobber tmp.  It isn't used after this.*/
 752         if (!small_sequence)
 753                 uasm_i_lui(p, tmp, HPAGE_SIZE >> (7 + 16));
 754
 755         build_convert_pte_to_entrylo(p, pte);
 756         UASM_i_MTC0(p, pte, C0_ENTRYLO0); /* load it */
 757         /* convert to entrylo1 */
 758         if (small_sequence)
 759                 UASM_i_ADDIU(p, pte, pte, HPAGE_SIZE >> 7);
 760         else
 761                 UASM_i_ADDU(p, pte, pte, tmp);
 762
 763         UASM_i_MTC0(p, pte, C0_ENTRYLO1); /* load it */
 764 }
 765
 766 static void build_huge_handler_tail(u32 **p, struct uasm_reloc **r,
 767                                     struct uasm_label **l,
 768                                     unsigned int pte,
 769                                     unsigned int ptr)
 770 {
 771 #ifdef CONFIG_SMP
 772         UASM_i_SC(p, pte, 0, ptr);
 773         uasm_il_beqz(p, r, pte, label_tlb_huge_update);
 774         UASM_i_LW(p, pte, 0, ptr); /* Needed because SC killed our PTE */
 775 #else
 776         UASM_i_SW(p, pte, 0, ptr);
 777 #endif
 778         build_huge_update_entries(p, pte, ptr);
 779         build_huge_tlb_write_entry(p, l, r, pte, tlb_indexed, 0);
 780 }
 781 #endif /* CONFIG_MIPS_HUGE_TLB_SUPPORT */
 782
 783 #ifdef CONFIG_64BIT
 784 /*
 785  * TMP and PTR are scratch.
 786  * TMP will be clobbered, PTR will hold the pmd entry.
 787  */
 788 static void
 789 build_get_pmde64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 790                  unsigned int tmp, unsigned int ptr)
 791 {
 792 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
 793         long pgdc = (long)pgd_current;
 794 #endif
 795         /*
 796          * The vmalloc handling is not in the hotpath.
 797          */
 798         uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 799
 800         if (check_for_high_segbits) {
 801                 /*
 802                  * The kernel currently implicitely assumes that the
 803                  * MIPS SEGBITS parameter for the processor is
 804                  * (PGDIR_SHIFT+PGDIR_BITS) or less, and will never
 805                  * allocate virtual addresses outside the maximum
 806                  * range for SEGBITS = (PGDIR_SHIFT+PGDIR_BITS). But
 807                  * that doesn't prevent user code from accessing the
 808                  * higher xuseg addresses.  Here, we make sure that
 809                  * everything but the lower xuseg addresses goes down
 810                  * the module_alloc/vmalloc path.
 811                  */
 812                 uasm_i_dsrl_safe(p, ptr, tmp, PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
 813                 uasm_il_bnez(p, r, ptr, label_vmalloc);
 814         } else {
 815                 uasm_il_bltz(p, r, tmp, label_vmalloc);
 816         }
 817         /* No uasm_i_nop needed here, since the next insn doesn't touch TMP. */
 818
 819         if (pgd_reg != -1) {
 820                 /* pgd is in pgd_reg */
 821                 UASM_i_MFC0(p, ptr, c0_kscratch(), pgd_reg);
 822         } else {
 823 #if defined(CONFIG_MIPS_PGD_C0_CONTEXT)
 824                 /*
 825                  * &pgd << 11 stored in CONTEXT [23..63].
 826                  */
 827                 UASM_i_MFC0(p, ptr, C0_CONTEXT);
 828
 829                 /* Clear lower 23 bits of context. */
 830                 uasm_i_dins(p, ptr, 0, 0, 23);
 831
 832                 /* 1 0  1 0 1  << 6  xkphys cached */
 833                 uasm_i_ori(p, ptr, ptr, 0x540);
 834                 uasm_i_drotr(p, ptr, ptr, 11);
 835 #elif defined(CONFIG_SMP)
 836                 UASM_i_CPUID_MFC0(p, ptr, SMP_CPUID_REG);
 837                 uasm_i_dsrl_safe(p, ptr, ptr, SMP_CPUID_PTRSHIFT);
 838                 UASM_i_LA_mostly(p, tmp, pgdc);
 839                 uasm_i_daddu(p, ptr, ptr, tmp);
 840                 uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 841                 uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 842 #else
 843                 UASM_i_LA_mostly(p, ptr, pgdc);
 844                 uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 845 #endif
 846         }
 847
 848         uasm_l_vmalloc_done(l, *p);
 849
 850         /* get pgd offset in bytes */
 851         uasm_i_dsrl_safe(p, tmp, tmp, PGDIR_SHIFT - 3);
 852
 853         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PGD - 1)<<3);
 854         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pgd offset */
 855 #ifndef __PAGETABLE_PMD_FOLDED
 856         uasm_i_dmfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 857         uasm_i_ld(p, ptr, 0, ptr); /* get pmd pointer */
 858         uasm_i_dsrl_safe(p, tmp, tmp, PMD_SHIFT-3); /* get pmd offset in bytes */
 859         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PMD - 1)<<3);
 860         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pmd offset */
 861 #endif
 862 }
 863
 864 /*
 865  * BVADDR is the faulting address, PTR is scratch.
 866  * PTR will hold the pgd for vmalloc.
 867  */
 868 static void
 869 build_get_pgd_vmalloc64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 870                         unsigned int bvaddr, unsigned int ptr,
 871                         enum vmalloc64_mode mode)
 872 {
 873         long swpd = (long)swapper_pg_dir;
 874         int single_insn_swpd;
 875         int did_vmalloc_branch = 0;
 876
 877         single_insn_swpd = uasm_in_compat_space_p(swpd) && !uasm_rel_lo(swpd);
 878
 879         uasm_l_vmalloc(l, *p);
 880
 881         if (mode != not_refill && check_for_high_segbits) {
 882                 if (single_insn_swpd) {
 883                         uasm_il_bltz(p, r, bvaddr, label_vmalloc_done);
 884                         uasm_i_lui(p, ptr, uasm_rel_hi(swpd));
 885                         did_vmalloc_branch = 1;
 886                         /* fall through */
 887                 } else {
 888                         uasm_il_bgez(p, r, bvaddr, label_large_segbits_fault);
 889                 }
 890         }
 891         if (!did_vmalloc_branch) {
 892                 if (uasm_in_compat_space_p(swpd) && !uasm_rel_lo(swpd)) {
 893                         uasm_il_b(p, r, label_vmalloc_done);
 894                         uasm_i_lui(p, ptr, uasm_rel_hi(swpd));
 895                 } else {
 896                         UASM_i_LA_mostly(p, ptr, swpd);
 897                         uasm_il_b(p, r, label_vmalloc_done);
 898                         if (uasm_in_compat_space_p(swpd))
 899                                 uasm_i_addiu(p, ptr, ptr, uasm_rel_lo(swpd));
 900                         else
 901                                 uasm_i_daddiu(p, ptr, ptr, uasm_rel_lo(swpd));
 902                 }
 903         }
 904         if (mode != not_refill && check_for_high_segbits) {
 905                 uasm_l_large_segbits_fault(l, *p);
 906                 /*
 907                  * We get here if we are an xsseg address, or if we are
 908                  * an xuseg address above (PGDIR_SHIFT+PGDIR_BITS) boundary.
 909                  *
 910                  * Ignoring xsseg (assume disabled so would generate
 911                  * (address errors?), the only remaining possibility
 912                  * is the upper xuseg addresses.  On processors with
 913                  * TLB_SEGBITS <= PGDIR_SHIFT+PGDIR_BITS, these
 914                  * addresses would have taken an address error. We try
 915                  * to mimic that here by taking a load/istream page
 916                  * fault.
 917                  */
 918                 UASM_i_LA(p, ptr, (unsigned long)tlb_do_page_fault_0);
 919                 uasm_i_jr(p, ptr);
 920
 921                 if (mode == refill_scratch) {
 922                         if (scratch_reg >= 0)
 923                                 UASM_i_MFC0(p, 1, c0_kscratch(), scratch_reg);
 924                         else
 925                                 UASM_i_LW(p, 1, scratchpad_offset(0), 0);
 926                 } else {
 927                         uasm_i_nop(p);
 928                 }
 929         }
 930 }
 931
 932 #else /* !CONFIG_64BIT */
 933
 934 /*
 935  * TMP and PTR are scratch.
 936  * TMP will be clobbered, PTR will hold the pgd entry.
 937  */
 938 static void __maybe_unused
 939 build_get_pgde32(u32 **p, unsigned int tmp, unsigned int ptr)
 940 {
 941         if (pgd_reg != -1) {
 942                 /* pgd is in pgd_reg */
 943                 uasm_i_mfc0(p, ptr, c0_kscratch(), pgd_reg);
 944                 uasm_i_mfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 945         } else {
 946                 long pgdc = (long)pgd_current;
 947
 948                 /* 32 bit SMP has smp_processor_id() stored in CONTEXT. */
 949 #ifdef CONFIG_SMP
 950                 uasm_i_mfc0(p, ptr, SMP_CPUID_REG);
 951                 UASM_i_LA_mostly(p, tmp, pgdc);
 952                 uasm_i_srl(p, ptr, ptr, SMP_CPUID_PTRSHIFT);
 953                 uasm_i_addu(p, ptr, tmp, ptr);
 954 #else
 955                 UASM_i_LA_mostly(p, ptr, pgdc);
 956 #endif
 957                 uasm_i_mfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 958                 uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
 959         }
 960         uasm_i_srl(p, tmp, tmp, PGDIR_SHIFT); /* get pgd only bits */
 961         uasm_i_sll(p, tmp, tmp, PGD_T_LOG2);
 962         uasm_i_addu(p, ptr, ptr, tmp); /* add in pgd offset */
 963 }
 964
 965 #endif /* !CONFIG_64BIT */
 966
 967 static void build_adjust_context(u32 **p, unsigned int ctx)
 968 {
 969         unsigned int shift = 4 - (PTE_T_LOG2 + 1) + PAGE_SHIFT - 12;
 970         unsigned int mask = (PTRS_PER_PTE / 2 - 1) << (PTE_T_LOG2 + 1);
 971
 972         switch (current_cpu_type()) {
 973         case CPU_VR41XX:
 974         case CPU_VR4111:
 975         case CPU_VR4121:
 976         case CPU_VR4122:
 977         case CPU_VR4131:
 978         case CPU_VR4181:
 979         case CPU_VR4181A:
 980         case CPU_VR4133:
 981                 shift += 2;
 982                 break;
 983
 984         default:
 985                 break;
 986         }
 987
 988         if (shift)
 989                 UASM_i_SRL(p, ctx, ctx, shift);
 990         uasm_i_andi(p, ctx, ctx, mask);
 991 }
 992
 993 static void build_get_ptep(u32 **p, unsigned int tmp, unsigned int ptr)
 994 {
 995         /*
 996          * Bug workaround for the Nevada. It seems as if under certain
 997          * circumstances the move from cp0_context might produce a
 998          * bogus result when the mfc0 instruction and its consumer are
 999          * in a different cacheline or a load instruction, probably any
1000          * memory reference, is between them.
1001          */
1002         switch (current_cpu_type()) {
1003         case CPU_NEVADA:
1004                 UASM_i_LW(p, ptr, 0, ptr);
1005                 GET_CONTEXT(p, tmp); /* get context reg */
1006                 break;
1007
1008         default:
1009                 GET_CONTEXT(p, tmp); /* get context reg */
1010                 UASM_i_LW(p, ptr, 0, ptr);
1011                 break;
1012         }
1013
1014         build_adjust_context(p, tmp);
1015         UASM_i_ADDU(p, ptr, ptr, tmp); /* add in offset */
1016 }
1017
1018 static void build_update_entries(u32 **p, unsigned int tmp, unsigned int ptep)
1019 {
1020         /*
1021          * 64bit address support (36bit on a 32bit CPU) in a 32bit
1022          * Kernel is a special case. Only a few CPUs use it.
1023          */
1024 #ifdef CONFIG_PHYS_ADDR_T_64BIT
1025         if (cpu_has_64bits) {
1026                 uasm_i_ld(p, tmp, 0, ptep); /* get even pte */
1027                 uasm_i_ld(p, ptep, sizeof(pte_t), ptep); /* get odd pte */
1028                 if (cpu_has_rixi) {
1029                         UASM_i_ROTR(p, tmp, tmp, ilog2(_PAGE_GLOBAL));
1030                         UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1031                         UASM_i_ROTR(p, ptep, ptep, ilog2(_PAGE_GLOBAL));
1032                 } else {
1033                         uasm_i_dsrl_safe(p, tmp, tmp, ilog2(_PAGE_GLOBAL)); /* convert to entrylo0 */
1034                         UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1035                         uasm_i_dsrl_safe(p, ptep, ptep, ilog2(_PAGE_GLOBAL)); /* convert to entrylo1 */
1036                 }
1037                 UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
1038         } else {
1039                 int pte_off_even = sizeof(pte_t) / 2;
1040                 int pte_off_odd = pte_off_even + sizeof(pte_t);
1041 #ifdef CONFIG_XPA
1042                 const int scratch = 1; /* Our extra working register */
1043
1044                 uasm_i_addu(p, scratch, 0, ptep);
1045 #endif
1046                 uasm_i_lw(p, tmp, pte_off_even, ptep); /* even pte */
1047                 uasm_i_lw(p, ptep, pte_off_odd, ptep); /* odd pte */
1048                 UASM_i_ROTR(p, tmp, tmp, ilog2(_PAGE_GLOBAL));
1049                 UASM_i_ROTR(p, ptep, ptep, ilog2(_PAGE_GLOBAL));
1050                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0);
1051                 UASM_i_MTC0(p, ptep, C0_ENTRYLO1);
1052 #ifdef CONFIG_XPA
1053                 uasm_i_lw(p, tmp, 0, scratch);
1054                 uasm_i_lw(p, ptep, sizeof(pte_t), scratch);
1055                 uasm_i_lui(p, scratch, 0xff);
1056                 uasm_i_ori(p, scratch, scratch, 0xffff);
1057                 uasm_i_and(p, tmp, scratch, tmp);
1058                 uasm_i_and(p, ptep, scratch, ptep);
1059                 uasm_i_mthc0(p, tmp, C0_ENTRYLO0);
1060                 uasm_i_mthc0(p, ptep, C0_ENTRYLO1);
1061 #endif
1062         }
1063 #else
1064         UASM_i_LW(p, tmp, 0, ptep); /* get even pte */
1065         UASM_i_LW(p, ptep, sizeof(pte_t), ptep); /* get odd pte */
1066         if (r45k_bvahwbug())
1067                 build_tlb_probe_entry(p);
1068         if (cpu_has_rixi) {
1069                 UASM_i_ROTR(p, tmp, tmp, ilog2(_PAGE_GLOBAL));
1070                 if (r4k_250MHZhwbug())
1071                         UASM_i_MTC0(p, 0, C0_ENTRYLO0);
1072                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1073                 UASM_i_ROTR(p, ptep, ptep, ilog2(_PAGE_GLOBAL));
1074         } else {
1075                 UASM_i_SRL(p, tmp, tmp, ilog2(_PAGE_GLOBAL)); /* convert to entrylo0 */
1076                 if (r4k_250MHZhwbug())
1077                         UASM_i_MTC0(p, 0, C0_ENTRYLO0);
1078                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1079                 UASM_i_SRL(p, ptep, ptep, ilog2(_PAGE_GLOBAL)); /* convert to entrylo1 */
1080                 if (r45k_bvahwbug())
1081                         uasm_i_mfc0(p, tmp, C0_INDEX);
1082         }
1083         if (r4k_250MHZhwbug())
1084                 UASM_i_MTC0(p, 0, C0_ENTRYLO1);
1085         UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
1086 #endif
1087 }
1088
1089 struct mips_huge_tlb_info {
1090         int huge_pte;
1091         int restore_scratch;
1092         bool need_reload_pte;
1093 };
1094
1095 static struct mips_huge_tlb_info
1096 build_fast_tlb_refill_handler (u32 **p, struct uasm_label **l,
1097                                struct uasm_reloc **r, unsigned int tmp,
1098                                unsigned int ptr, int c0_scratch_reg)
1099 {
1100         struct mips_huge_tlb_info rv;
1101         unsigned int even, odd;
1102         int vmalloc_branch_delay_filled = 0;
1103         const int scratch = 1; /* Our extra working register */
1104
1105         rv.huge_pte = scratch;
1106         rv.restore_scratch = 0;
1107         rv.need_reload_pte = false;
1108
1109         if (check_for_high_segbits) {
1110                 UASM_i_MFC0(p, tmp, C0_BADVADDR);
1111
1112                 if (pgd_reg != -1)
1113                         UASM_i_MFC0(p, ptr, c0_kscratch(), pgd_reg);
1114                 else
1115                         UASM_i_MFC0(p, ptr, C0_CONTEXT);
1116
1117                 if (c0_scratch_reg >= 0)
1118                         UASM_i_MTC0(p, scratch, c0_kscratch(), c0_scratch_reg);
1119                 else
1120                         UASM_i_SW(p, scratch, scratchpad_offset(0), 0);
1121
1122                 uasm_i_dsrl_safe(p, scratch, tmp,
1123                                  PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
1124                 uasm_il_bnez(p, r, scratch, label_vmalloc);
1125
1126                 if (pgd_reg == -1) {
1127                         vmalloc_branch_delay_filled = 1;
1128                         /* Clear lower 23 bits of context. */
1129                         uasm_i_dins(p, ptr, 0, 0, 23);
1130                 }
1131         } else {
1132                 if (pgd_reg != -1)
1133                         UASM_i_MFC0(p, ptr, c0_kscratch(), pgd_reg);
1134                 else
1135                         UASM_i_MFC0(p, ptr, C0_CONTEXT);
1136
1137                 UASM_i_MFC0(p, tmp, C0_BADVADDR);
1138
1139                 if (c0_scratch_reg >= 0)
1140                         UASM_i_MTC0(p, scratch, c0_kscratch(), c0_scratch_reg);
1141                 else
1142                         UASM_i_SW(p, scratch, scratchpad_offset(0), 0);
1143
1144                 if (pgd_reg == -1)
1145                         /* Clear lower 23 bits of context. */
1146                         uasm_i_dins(p, ptr, 0, 0, 23);
1147
1148                 uasm_il_bltz(p, r, tmp, label_vmalloc);
1149         }
1150
1151         if (pgd_reg == -1) {
1152                 vmalloc_branch_delay_filled = 1;
1153                 /* 1 0  1 0 1  << 6  xkphys cached */
1154                 uasm_i_ori(p, ptr, ptr, 0x540);
1155                 uasm_i_drotr(p, ptr, ptr, 11);
1156         }
1157
1158 #ifdef __PAGETABLE_PMD_FOLDED
1159 #define LOC_PTEP scratch
1160 #else
1161 #define LOC_PTEP ptr
1162 #endif
1163
1164         if (!vmalloc_branch_delay_filled)
1165                 /* get pgd offset in bytes */
1166                 uasm_i_dsrl_safe(p, scratch, tmp, PGDIR_SHIFT - 3);
1167
1168         uasm_l_vmalloc_done(l, *p);
1169
1170         /*
1171          *                         tmp          ptr
1172          * fall-through case =   badvaddr  *pgd_current
1173          * vmalloc case      =   badvaddr  swapper_pg_dir
1174          */
1175
1176         if (vmalloc_branch_delay_filled)
1177                 /* get pgd offset in bytes */
1178                 uasm_i_dsrl_safe(p, scratch, tmp, PGDIR_SHIFT - 3);
1179
1180 #ifdef __PAGETABLE_PMD_FOLDED
1181         GET_CONTEXT(p, tmp); /* get context reg */
1182 #endif
1183         uasm_i_andi(p, scratch, scratch, (PTRS_PER_PGD - 1) << 3);
1184
1185         if (use_lwx_insns()) {
1186                 UASM_i_LWX(p, LOC_PTEP, scratch, ptr);
1187         } else {
1188                 uasm_i_daddu(p, ptr, ptr, scratch); /* add in pgd offset */
1189                 uasm_i_ld(p, LOC_PTEP, 0, ptr); /* get pmd pointer */
1190         }
1191
1192 #ifndef __PAGETABLE_PMD_FOLDED
1193         /* get pmd offset in bytes */
1194         uasm_i_dsrl_safe(p, scratch, tmp, PMD_SHIFT - 3);
1195         uasm_i_andi(p, scratch, scratch, (PTRS_PER_PMD - 1) << 3);
1196         GET_CONTEXT(p, tmp); /* get context reg */
1197
1198         if (use_lwx_insns()) {
1199                 UASM_i_LWX(p, scratch, scratch, ptr);
1200         } else {
1201                 uasm_i_daddu(p, ptr, ptr, scratch); /* add in pmd offset */
1202                 UASM_i_LW(p, scratch, 0, ptr);
1203         }
1204 #endif
1205         /* Adjust the context during the load latency. */
1206         build_adjust_context(p, tmp);
1207
1208 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1209         uasm_il_bbit1(p, r, scratch, ilog2(_PAGE_HUGE), label_tlb_huge_update);
1210         /*
1211          * The in the LWX case we don't want to do the load in the
1212          * delay slot.  It cannot issue in the same cycle and may be
1213          * speculative and unneeded.
1214          */
1215         if (use_lwx_insns())
1216                 uasm_i_nop(p);
1217 #endif /* CONFIG_MIPS_HUGE_TLB_SUPPORT */
1218
1219
1220         /* build_update_entries */
1221         if (use_lwx_insns()) {
1222                 even = ptr;
1223                 odd = tmp;
1224                 UASM_i_LWX(p, even, scratch, tmp);
1225                 UASM_i_ADDIU(p, tmp, tmp, sizeof(pte_t));
1226                 UASM_i_LWX(p, odd, scratch, tmp);
1227         } else {
1228                 UASM_i_ADDU(p, ptr, scratch, tmp); /* add in offset */
1229                 even = tmp;
1230                 odd = ptr;
1231                 UASM_i_LW(p, even, 0, ptr); /* get even pte */
1232                 UASM_i_LW(p, odd, sizeof(pte_t), ptr); /* get odd pte */
1233         }
1234         if (cpu_has_rixi) {
1235                 uasm_i_drotr(p, even, even, ilog2(_PAGE_GLOBAL));
1236                 UASM_i_MTC0(p, even, C0_ENTRYLO0); /* load it */
1237                 uasm_i_drotr(p, odd, odd, ilog2(_PAGE_GLOBAL));
1238         } else {
1239                 uasm_i_dsrl_safe(p, even, even, ilog2(_PAGE_GLOBAL));
1240                 UASM_i_MTC0(p, even, C0_ENTRYLO0); /* load it */
1241                 uasm_i_dsrl_safe(p, odd, odd, ilog2(_PAGE_GLOBAL));
1242         }
1243         UASM_i_MTC0(p, odd, C0_ENTRYLO1); /* load it */
1244
1245         if (c0_scratch_reg >= 0) {
1246                 UASM_i_MFC0(p, scratch, c0_kscratch(), c0_scratch_reg);
1247                 build_tlb_write_entry(p, l, r, tlb_random);
1248                 uasm_l_leave(l, *p);
1249                 rv.restore_scratch = 1;
1250         } else if (PAGE_SHIFT == 14 || PAGE_SHIFT == 13)  {
1251                 build_tlb_write_entry(p, l, r, tlb_random);
1252                 uasm_l_leave(l, *p);
1253                 UASM_i_LW(p, scratch, scratchpad_offset(0), 0);
1254         } else {
1255                 UASM_i_LW(p, scratch, scratchpad_offset(0), 0);
1256                 build_tlb_write_entry(p, l, r, tlb_random);
1257                 uasm_l_leave(l, *p);
1258                 rv.restore_scratch = 1;
1259         }
1260
1261         uasm_i_eret(p); /* return from trap */
1262
1263         return rv;
1264 }
1265
1266 /*
1267  * For a 64-bit kernel, we are using the 64-bit XTLB refill exception
1268  * because EXL == 0.  If we wrap, we can also use the 32 instruction
1269  * slots before the XTLB refill exception handler which belong to the
1270  * unused TLB refill exception.
1271  */
1272 #define MIPS64_REFILL_INSNS 32
1273
1274 static void build_r4000_tlb_refill_handler(void)
1275 {
1276         u32 *p = tlb_handler;
1277         struct uasm_label *l = labels;
1278         struct uasm_reloc *r = relocs;
1279         u32 *f;
1280         unsigned int final_len;
1281         struct mips_huge_tlb_info htlb_info __maybe_unused;
1282         enum vmalloc64_mode vmalloc_mode __maybe_unused;
1283
1284         memset(tlb_handler, 0, sizeof(tlb_handler));
1285         memset(labels, 0, sizeof(labels));
1286         memset(relocs, 0, sizeof(relocs));
1287         memset(final_handler, 0, sizeof(final_handler));
1288
1289         if (IS_ENABLED(CONFIG_64BIT) && (scratch_reg >= 0 || scratchpad_available()) && use_bbit_insns()) {
1290                 htlb_info = build_fast_tlb_refill_handler(&p, &l, &r, K0, K1,
1291                                                           scratch_reg);
1292                 vmalloc_mode = refill_scratch;
1293         } else {
1294                 htlb_info.huge_pte = K0;
1295                 htlb_info.restore_scratch = 0;
1296                 htlb_info.need_reload_pte = true;
1297                 vmalloc_mode = refill_noscratch;
1298                 /*
1299                  * create the plain linear handler
1300                  */
1301                 if (bcm1250_m3_war()) {
1302                         unsigned int segbits = 44;
1303
1304                         uasm_i_dmfc0(&p, K0, C0_BADVADDR);
1305                         uasm_i_dmfc0(&p, K1, C0_ENTRYHI);
1306                         uasm_i_xor(&p, K0, K0, K1);
1307                         uasm_i_dsrl_safe(&p, K1, K0, 62);
1308                         uasm_i_dsrl_safe(&p, K0, K0, 12 + 1);
1309                         uasm_i_dsll_safe(&p, K0, K0, 64 + 12 + 1 - segbits);
1310                         uasm_i_or(&p, K0, K0, K1);
1311                         uasm_il_bnez(&p, &r, K0, label_leave);
1312                         /* No need for uasm_i_nop */
1313                 }
1314
1315 #ifdef CONFIG_64BIT
1316                 build_get_pmde64(&p, &l, &r, K0, K1); /* get pmd in K1 */
1317 #else
1318                 build_get_pgde32(&p, K0, K1); /* get pgd in K1 */
1319 #endif
1320
1321 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1322                 build_is_huge_pte(&p, &r, K0, K1, label_tlb_huge_update);
1323 #endif
1324
1325                 build_get_ptep(&p, K0, K1);
1326                 build_update_entries(&p, K0, K1);
1327                 build_tlb_write_entry(&p, &l, &r, tlb_random);
1328                 uasm_l_leave(&l, p);
1329                 uasm_i_eret(&p); /* return from trap */
1330         }
1331 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1332         uasm_l_tlb_huge_update(&l, p);
1333         if (htlb_info.need_reload_pte)
1334                 UASM_i_LW(&p, htlb_info.huge_pte, 0, K1);
1335         build_huge_update_entries(&p, htlb_info.huge_pte, K1);
1336         build_huge_tlb_write_entry(&p, &l, &r, K0, tlb_random,
1337                                    htlb_info.restore_scratch);
1338 #endif
1339
1340 #ifdef CONFIG_64BIT
1341         build_get_pgd_vmalloc64(&p, &l, &r, K0, K1, vmalloc_mode);
1342 #endif
1343
1344         /*
1345          * Overflow check: For the 64bit handler, we need at least one
1346          * free instruction slot for the wrap-around branch. In worst
1347          * case, if the intended insertion point is a delay slot, we
1348          * need three, with the second nop'ed and the third being
1349          * unused.
1350          */
1351         switch (boot_cpu_type()) {
1352         default:
1353                 if (sizeof(long) == 4) {
1354         case CPU_LOONGSON2:
1355                 /* Loongson2 ebase is different than r4k, we have more space */
1356                         if ((p - tlb_handler) > 64)
1357                                 panic("TLB refill handler space exceeded");
1358                         /*
1359                          * Now fold the handler in the TLB refill handler space.
1360                          */
1361                         f = final_handler;
1362                         /* Simplest case, just copy the handler. */
1363                         uasm_copy_handler(relocs, labels, tlb_handler, p, f);
1364                         final_len = p - tlb_handler;
1365                         break;
1366                 } else {
1367                         if (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 1)
1368                             || (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 3)
1369                                 && uasm_insn_has_bdelay(relocs,
1370                                                         tlb_handler + MIPS64_REFILL_INSNS - 3)))
1371                                 panic("TLB refill handler space exceeded");
1372                         /*
1373                          * Now fold the handler in the TLB refill handler space.
1374                          */
1375                         f = final_handler + MIPS64_REFILL_INSNS;
1376                         if ((p - tlb_handler) <= MIPS64_REFILL_INSNS) {
1377                                 /* Just copy the handler. */
1378                                 uasm_copy_handler(relocs, labels, tlb_handler, p, f);
1379                                 final_len = p - tlb_handler;
1380                         } else {
1381 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1382                                 const enum label_id ls = label_tlb_huge_update;
1383 #else
1384                                 const enum label_id ls = label_vmalloc;
1385 #endif
1386                                 u32 *split;
1387                                 int ov = 0;
1388                                 int i;
1389
1390                                 for (i = 0; i < ARRAY_SIZE(labels) && labels[i].lab != ls; i++)
1391                                         ;
1392                                 BUG_ON(i == ARRAY_SIZE(labels));
1393                                 split = labels[i].addr;
1394
1395                                 /*
1396                                  * See if we have overflown one way or the other.
1397                                  */
1398                                 if (split > tlb_handler + MIPS64_REFILL_INSNS ||
1399                                     split < p - MIPS64_REFILL_INSNS)
1400                                         ov = 1;
1401
1402                                 if (ov) {
1403                                         /*
1404                                          * Split two instructions before the end.  One
1405                                          * for the branch and one for the instruction
1406                                          * in the delay slot.
1407                                          */
1408                                         split = tlb_handler + MIPS64_REFILL_INSNS - 2;
1409
1410                                         /*
1411                                          * If the branch would fall in a delay slot,
1412                                          * we must back up an additional instruction
1413                                          * so that it is no longer in a delay slot.
1414                                          */
1415                                         if (uasm_insn_has_bdelay(relocs, split - 1))
1416                                                 split--;
1417                                 }
1418                                 /* Copy first part of the handler. */
1419                                 uasm_copy_handler(relocs, labels, tlb_handler, split, f);
1420                                 f += split - tlb_handler;
1421
1422                                 if (ov) {
1423                                         /* Insert branch. */
1424                                         uasm_l_split(&l, final_handler);
1425                                         uasm_il_b(&f, &r, label_split);
1426                                         if (uasm_insn_has_bdelay(relocs, split))
1427                                                 uasm_i_nop(&f);
1428                                         else {
1429                                                 uasm_copy_handler(relocs, labels,
1430                                                                   split, split + 1, f);
1431                                                 uasm_move_labels(labels, f, f + 1, -1);
1432                                                 f++;
1433                                                 split++;
1434                                         }
1435                                 }
1436
1437                                 /* Copy the rest of the handler. */
1438                                 uasm_copy_handler(relocs, labels, split, p, final_handler);
1439                                 final_len = (f - (final_handler + MIPS64_REFILL_INSNS)) +
1440                                             (p - split);
1441                         }
1442                 }
1443                 break;
1444         }
1445
1446         uasm_resolve_relocs(relocs, labels);
1447         pr_debug("Wrote TLB refill handler (%u instructions).\n",
1448                  final_len);
1449
1450         memcpy((void *)ebase, final_handler, 0x100);
1451         local_flush_icache_range(ebase, ebase + 0x100);
1452
1453         dump_handler("r4000_tlb_refill", (u32 *)ebase, 64);
1454 }
1455
1456 extern u32 handle_tlbl[], handle_tlbl_end[];
1457 extern u32 handle_tlbs[], handle_tlbs_end[];
1458 extern u32 handle_tlbm[], handle_tlbm_end[];
1459 extern u32 tlbmiss_handler_setup_pgd_start[], tlbmiss_handler_setup_pgd[];
1460 extern u32 tlbmiss_handler_setup_pgd_end[];
1461
1462 static void build_setup_pgd(void)
1463 {
1464         const int a0 = 4;
1465         const int __maybe_unused a1 = 5;
1466         const int __maybe_unused a2 = 6;
1467         u32 *p = tlbmiss_handler_setup_pgd_start;
1468         const int tlbmiss_handler_setup_pgd_size =
1469                 tlbmiss_handler_setup_pgd_end - tlbmiss_handler_setup_pgd_start;
1470 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
1471         long pgdc = (long)pgd_current;
1472 #endif
1473
1474         memset(tlbmiss_handler_setup_pgd, 0, tlbmiss_handler_setup_pgd_size *
1475                                         sizeof(tlbmiss_handler_setup_pgd[0]));
1476         memset(labels, 0, sizeof(labels));
1477         memset(relocs, 0, sizeof(relocs));
1478         pgd_reg = allocate_kscratch();
1479 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
1480         if (pgd_reg == -1) {
1481                 struct uasm_label *l = labels;
1482                 struct uasm_reloc *r = relocs;
1483
1484                 /* PGD << 11 in c0_Context */
1485                 /*
1486                  * If it is a ckseg0 address, convert to a physical
1487                  * address.  Shifting right by 29 and adding 4 will
1488                  * result in zero for these addresses.
1489                  *
1490                  */
1491                 UASM_i_SRA(&p, a1, a0, 29);
1492                 UASM_i_ADDIU(&p, a1, a1, 4);
1493                 uasm_il_bnez(&p, &r, a1, label_tlbl_goaround1);
1494                 uasm_i_nop(&p);
1495                 uasm_i_dinsm(&p, a0, 0, 29, 64 - 29);
1496                 uasm_l_tlbl_goaround1(&l, p);
1497                 UASM_i_SLL(&p, a0, a0, 11);
1498                 uasm_i_jr(&p, 31);
1499                 UASM_i_MTC0(&p, a0, C0_CONTEXT);
1500         } else {
1501                 /* PGD in c0_KScratch */
1502                 uasm_i_jr(&p, 31);
1503                 UASM_i_MTC0(&p, a0, c0_kscratch(), pgd_reg);
1504         }
1505 #else
1506 #ifdef CONFIG_SMP
1507         /* Save PGD to pgd_current[smp_processor_id()] */
1508         UASM_i_CPUID_MFC0(&p, a1, SMP_CPUID_REG);
1509         UASM_i_SRL_SAFE(&p, a1, a1, SMP_CPUID_PTRSHIFT);
1510         UASM_i_LA_mostly(&p, a2, pgdc);
1511         UASM_i_ADDU(&p, a2, a2, a1);
1512         UASM_i_SW(&p, a0, uasm_rel_lo(pgdc), a2);
1513 #else
1514         UASM_i_LA_mostly(&p, a2, pgdc);
1515         UASM_i_SW(&p, a0, uasm_rel_lo(pgdc), a2);
1516 #endif /* SMP */
1517         uasm_i_jr(&p, 31);
1518
1519         /* if pgd_reg is allocated, save PGD also to scratch register */
1520         if (pgd_reg != -1)
1521                 UASM_i_MTC0(&p, a0, c0_kscratch(), pgd_reg);
1522         else
1523                 uasm_i_nop(&p);
1524 #endif
1525         if (p >= tlbmiss_handler_setup_pgd_end)
1526                 panic("tlbmiss_handler_setup_pgd space exceeded");
1527
1528         uasm_resolve_relocs(relocs, labels);
1529         pr_debug("Wrote tlbmiss_handler_setup_pgd (%u instructions).\n",
1530                  (unsigned int)(p - tlbmiss_handler_setup_pgd));
1531
1532         dump_handler("tlbmiss_handler", tlbmiss_handler_setup_pgd,
1533                                         tlbmiss_handler_setup_pgd_size);
1534 }
1535
1536 static void
1537 iPTE_LW(u32 **p, unsigned int pte, unsigned int ptr)
1538 {
1539 #ifdef CONFIG_SMP
1540 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1541         if (cpu_has_64bits)
1542                 uasm_i_lld(p, pte, 0, ptr);
1543         else
1544 # endif
1545                 UASM_i_LL(p, pte, 0, ptr);
1546 #else
1547 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1548         if (cpu_has_64bits)
1549                 uasm_i_ld(p, pte, 0, ptr);
1550         else
1551 # endif
1552                 UASM_i_LW(p, pte, 0, ptr);
1553 #endif
1554 }
1555
1556 static void
1557 iPTE_SW(u32 **p, struct uasm_reloc **r, unsigned int pte, unsigned int ptr,
1558         unsigned int mode)
1559 {
1560 #ifdef CONFIG_PHYS_ADDR_T_64BIT
1561         unsigned int hwmode = mode & (_PAGE_VALID | _PAGE_DIRTY);
1562
1563         if (!cpu_has_64bits) {
1564                 const int scratch = 1; /* Our extra working register */
1565
1566                 uasm_i_lui(p, scratch, (mode >> 16));
1567                 uasm_i_or(p, pte, pte, scratch);
1568         } else
1569 #endif
1570         uasm_i_ori(p, pte, pte, mode);
1571 #ifdef CONFIG_SMP
1572 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1573         if (cpu_has_64bits)
1574                 uasm_i_scd(p, pte, 0, ptr);
1575         else
1576 # endif
1577                 UASM_i_SC(p, pte, 0, ptr);
1578
1579         if (r10000_llsc_war())
1580                 uasm_il_beqzl(p, r, pte, label_smp_pgtable_change);
1581         else
1582                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
1583
1584 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1585         if (!cpu_has_64bits) {
1586                 /* no uasm_i_nop needed */
1587                 uasm_i_ll(p, pte, sizeof(pte_t) / 2, ptr);
1588                 uasm_i_ori(p, pte, pte, hwmode);
1589                 uasm_i_sc(p, pte, sizeof(pte_t) / 2, ptr);
1590                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
1591                 /* no uasm_i_nop needed */
1592                 uasm_i_lw(p, pte, 0, ptr);
1593         } else
1594                 uasm_i_nop(p);
1595 # else
1596         uasm_i_nop(p);
1597 # endif
1598 #else
1599 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1600         if (cpu_has_64bits)
1601                 uasm_i_sd(p, pte, 0, ptr);
1602         else
1603 # endif
1604                 UASM_i_SW(p, pte, 0, ptr);
1605
1606 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1607         if (!cpu_has_64bits) {
1608                 uasm_i_lw(p, pte, sizeof(pte_t) / 2, ptr);
1609                 uasm_i_ori(p, pte, pte, hwmode);
1610                 uasm_i_sw(p, pte, sizeof(pte_t) / 2, ptr);
1611                 uasm_i_lw(p, pte, 0, ptr);
1612         }
1613 # endif
1614 #endif
1615 }
1616
1617 /*
1618  * Check if PTE is present, if not then jump to LABEL. PTR points to
1619  * the page table where this PTE is located, PTE will be re-loaded
1620  * with it's original value.
1621  */
1622 static void
1623 build_pte_present(u32 **p, struct uasm_reloc **r,
1624                   int pte, int ptr, int scratch, enum label_id lid)
1625 {
1626         int t = scratch >= 0 ? scratch : pte;
1627
1628         if (cpu_has_rixi) {
1629                 if (use_bbit_insns()) {
1630                         uasm_il_bbit0(p, r, pte, ilog2(_PAGE_PRESENT), lid);
1631                         uasm_i_nop(p);
1632                 } else {
1633                         uasm_i_srl(p, t, pte, _PAGE_PRESENT_SHIFT);
1634                         uasm_i_andi(p, t, t, 1);
1635                         uasm_il_beqz(p, r, t, lid);
1636                         if (pte == t)
1637                                 /* You lose the SMP race :-(*/
1638                                 iPTE_LW(p, pte, ptr);
1639                 }
1640         } else {
1641                 uasm_i_srl(p, t, pte, _PAGE_PRESENT_SHIFT);
1642                 uasm_i_andi(p, t, t, 3);
1643                 uasm_i_xori(p, t, t, 3);
1644                 uasm_il_bnez(p, r, t, lid);
1645                 if (pte == t)
1646                         /* You lose the SMP race :-(*/
1647                         iPTE_LW(p, pte, ptr);
1648         }
1649 }
1650
1651 /* Make PTE valid, store result in PTR. */
1652 static void
1653 build_make_valid(u32 **p, struct uasm_reloc **r, unsigned int pte,
1654                  unsigned int ptr)
1655 {
1656         unsigned int mode = _PAGE_VALID | _PAGE_ACCESSED;
1657
1658         iPTE_SW(p, r, pte, ptr, mode);
1659 }
1660
1661 /*
1662  * Check if PTE can be written to, if not branch to LABEL. Regardless
1663  * restore PTE with value from PTR when done.
1664  */
1665 static void
1666 build_pte_writable(u32 **p, struct uasm_reloc **r,
1667                    unsigned int pte, unsigned int ptr, int scratch,
1668                    enum label_id lid)
1669 {
1670         int t = scratch >= 0 ? scratch : pte;
1671
1672         uasm_i_srl(p, t, pte, _PAGE_PRESENT_SHIFT);
1673         uasm_i_andi(p, t, t, 5);
1674         uasm_i_xori(p, t, t, 5);
1675         uasm_il_bnez(p, r, t, lid);
1676         if (pte == t)
1677                 /* You lose the SMP race :-(*/
1678                 iPTE_LW(p, pte, ptr);
1679         else
1680                 uasm_i_nop(p);
1681 }
1682
1683 /* Make PTE writable, update software status bits as well, then store
1684  * at PTR.
1685  */
1686 static void
1687 build_make_write(u32 **p, struct uasm_reloc **r, unsigned int pte,
1688                  unsigned int ptr)
1689 {
1690         unsigned int mode = (_PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID
1691                              | _PAGE_DIRTY);
1692
1693         iPTE_SW(p, r, pte, ptr, mode);
1694 }
1695
1696 /*
1697  * Check if PTE can be modified, if not branch to LABEL. Regardless
1698  * restore PTE with value from PTR when done.
1699  */
1700 static void
1701 build_pte_modifiable(u32 **p, struct uasm_reloc **r,
1702                      unsigned int pte, unsigned int ptr, int scratch,
1703                      enum label_id lid)
1704 {
1705         if (use_bbit_insns()) {
1706                 uasm_il_bbit0(p, r, pte, ilog2(_PAGE_WRITE), lid);
1707                 uasm_i_nop(p);
1708         } else {
1709                 int t = scratch >= 0 ? scratch : pte;
1710                 uasm_i_srl(p, t, pte, _PAGE_WRITE_SHIFT);
1711                 uasm_i_andi(p, t, t, 1);
1712                 uasm_il_beqz(p, r, t, lid);
1713                 if (pte == t)
1714                         /* You lose the SMP race :-(*/
1715                         iPTE_LW(p, pte, ptr);
1716         }
1717 }
1718
1719 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
1720
1721
1722 /*
1723  * R3000 style TLB load/store/modify handlers.
1724  */
1725
1726 /*
1727  * This places the pte into ENTRYLO0 and writes it with tlbwi.
1728  * Then it returns.
1729  */
1730 static void
1731 build_r3000_pte_reload_tlbwi(u32 **p, unsigned int pte, unsigned int tmp)
1732 {
1733         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1734         uasm_i_mfc0(p, tmp, C0_EPC); /* cp0 delay */
1735         uasm_i_tlbwi(p);
1736         uasm_i_jr(p, tmp);
1737         uasm_i_rfe(p); /* branch delay */
1738 }
1739
1740 /*
1741  * This places the pte into ENTRYLO0 and writes it with tlbwi
1742  * or tlbwr as appropriate.  This is because the index register
1743  * may have the probe fail bit set as a result of a trap on a
1744  * kseg2 access, i.e. without refill.  Then it returns.
1745  */
1746 static void
1747 build_r3000_tlb_reload_write(u32 **p, struct uasm_label **l,
1748                              struct uasm_reloc **r, unsigned int pte,
1749                              unsigned int tmp)
1750 {
1751         uasm_i_mfc0(p, tmp, C0_INDEX);
1752         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1753         uasm_il_bltz(p, r, tmp, label_r3000_write_probe_fail); /* cp0 delay */
1754         uasm_i_mfc0(p, tmp, C0_EPC); /* branch delay */
1755         uasm_i_tlbwi(p); /* cp0 delay */
1756         uasm_i_jr(p, tmp);
1757         uasm_i_rfe(p); /* branch delay */
1758         uasm_l_r3000_write_probe_fail(l, *p);
1759         uasm_i_tlbwr(p); /* cp0 delay */
1760         uasm_i_jr(p, tmp);
1761         uasm_i_rfe(p); /* branch delay */
1762 }
1763
1764 static void
1765 build_r3000_tlbchange_handler_head(u32 **p, unsigned int pte,
1766                                    unsigned int ptr)
1767 {
1768         long pgdc = (long)pgd_current;
1769
1770         uasm_i_mfc0(p, pte, C0_BADVADDR);
1771         uasm_i_lui(p, ptr, uasm_rel_hi(pgdc)); /* cp0 delay */
1772         uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
1773         uasm_i_srl(p, pte, pte, 22); /* load delay */
1774         uasm_i_sll(p, pte, pte, 2);
1775         uasm_i_addu(p, ptr, ptr, pte);
1776         uasm_i_mfc0(p, pte, C0_CONTEXT);
1777         uasm_i_lw(p, ptr, 0, ptr); /* cp0 delay */
1778         uasm_i_andi(p, pte, pte, 0xffc); /* load delay */
1779         uasm_i_addu(p, ptr, ptr, pte);
1780         uasm_i_lw(p, pte, 0, ptr);
1781         uasm_i_tlbp(p); /* load delay */
1782 }
1783
1784 static void build_r3000_tlb_load_handler(void)
1785 {
1786         u32 *p = handle_tlbl;
1787         const int handle_tlbl_size = handle_tlbl_end - handle_tlbl;
1788         struct uasm_label *l = labels;
1789         struct uasm_reloc *r = relocs;
1790
1791         memset(handle_tlbl, 0, handle_tlbl_size * sizeof(handle_tlbl[0]));
1792         memset(labels, 0, sizeof(labels));
1793         memset(relocs, 0, sizeof(relocs));
1794
1795         build_r3000_tlbchange_handler_head(&p, K0, K1);
1796         build_pte_present(&p, &r, K0, K1, -1, label_nopage_tlbl);
1797         uasm_i_nop(&p); /* load delay */
1798         build_make_valid(&p, &r, K0, K1);
1799         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1800
1801         uasm_l_nopage_tlbl(&l, p);
1802         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
1803         uasm_i_nop(&p);
1804
1805         if (p >= handle_tlbl_end)
1806                 panic("TLB load handler fastpath space exceeded");
1807
1808         uasm_resolve_relocs(relocs, labels);
1809         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
1810                  (unsigned int)(p - handle_tlbl));
1811
1812         dump_handler("r3000_tlb_load", handle_tlbl, handle_tlbl_size);
1813 }
1814
1815 static void build_r3000_tlb_store_handler(void)
1816 {
1817         u32 *p = handle_tlbs;
1818         const int handle_tlbs_size = handle_tlbs_end - handle_tlbs;
1819         struct uasm_label *l = labels;
1820         struct uasm_reloc *r = relocs;
1821
1822         memset(handle_tlbs, 0, handle_tlbs_size * sizeof(handle_tlbs[0]));
1823         memset(labels, 0, sizeof(labels));
1824         memset(relocs, 0, sizeof(relocs));
1825
1826         build_r3000_tlbchange_handler_head(&p, K0, K1);
1827         build_pte_writable(&p, &r, K0, K1, -1, label_nopage_tlbs);
1828         uasm_i_nop(&p); /* load delay */
1829         build_make_write(&p, &r, K0, K1);
1830         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1831
1832         uasm_l_nopage_tlbs(&l, p);
1833         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1834         uasm_i_nop(&p);
1835
1836         if (p >= handle_tlbs_end)
1837                 panic("TLB store handler fastpath space exceeded");
1838
1839         uasm_resolve_relocs(relocs, labels);
1840         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
1841                  (unsigned int)(p - handle_tlbs));
1842
1843         dump_handler("r3000_tlb_store", handle_tlbs, handle_tlbs_size);
1844 }
1845
1846 static void build_r3000_tlb_modify_handler(void)
1847 {
1848         u32 *p = handle_tlbm;
1849         const int handle_tlbm_size = handle_tlbm_end - handle_tlbm;
1850         struct uasm_label *l = labels;
1851         struct uasm_reloc *r = relocs;
1852
1853         memset(handle_tlbm, 0, handle_tlbm_size * sizeof(handle_tlbm[0]));
1854         memset(labels, 0, sizeof(labels));
1855         memset(relocs, 0, sizeof(relocs));
1856
1857         build_r3000_tlbchange_handler_head(&p, K0, K1);
1858         build_pte_modifiable(&p, &r, K0, K1,  -1, label_nopage_tlbm);
1859         uasm_i_nop(&p); /* load delay */
1860         build_make_write(&p, &r, K0, K1);
1861         build_r3000_pte_reload_tlbwi(&p, K0, K1);
1862
1863         uasm_l_nopage_tlbm(&l, p);
1864         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1865         uasm_i_nop(&p);
1866
1867         if (p >= handle_tlbm_end)
1868                 panic("TLB modify handler fastpath space exceeded");
1869
1870         uasm_resolve_relocs(relocs, labels);
1871         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
1872                  (unsigned int)(p - handle_tlbm));
1873
1874         dump_handler("r3000_tlb_modify", handle_tlbm, handle_tlbm_size);
1875 }
1876 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
1877
1878 /*
1879  * R4000 style TLB load/store/modify handlers.
1880  */
1881 static struct work_registers
1882 build_r4000_tlbchange_handler_head(u32 **p, struct uasm_label **l,
1883                                    struct uasm_reloc **r)
1884 {
1885         struct work_registers wr = build_get_work_registers(p);
1886
1887 #ifdef CONFIG_64BIT
1888         build_get_pmde64(p, l, r, wr.r1, wr.r2); /* get pmd in ptr */
1889 #else
1890         build_get_pgde32(p, wr.r1, wr.r2); /* get pgd in ptr */
1891 #endif
1892
1893 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1894         /*
1895          * For huge tlb entries, pmd doesn't contain an address but
1896          * instead contains the tlb pte. Check the PAGE_HUGE bit and
1897          * see if we need to jump to huge tlb processing.
1898          */
1899         build_is_huge_pte(p, r, wr.r1, wr.r2, label_tlb_huge_update);
1900 #endif
1901
1902         UASM_i_MFC0(p, wr.r1, C0_BADVADDR);
1903         UASM_i_LW(p, wr.r2, 0, wr.r2);
1904         UASM_i_SRL(p, wr.r1, wr.r1, PAGE_SHIFT + PTE_ORDER - PTE_T_LOG2);
1905         uasm_i_andi(p, wr.r1, wr.r1, (PTRS_PER_PTE - 1) << PTE_T_LOG2);
1906         UASM_i_ADDU(p, wr.r2, wr.r2, wr.r1);
1907
1908 #ifdef CONFIG_SMP
1909         uasm_l_smp_pgtable_change(l, *p);
1910 #endif
1911         iPTE_LW(p, wr.r1, wr.r2); /* get even pte */
1912         if (!m4kc_tlbp_war()) {
1913                 build_tlb_probe_entry(p);
1914                 if (cpu_has_htw) {
1915                         /* race condition happens, leaving */
1916                         uasm_i_ehb(p);
1917                         uasm_i_mfc0(p, wr.r3, C0_INDEX);
1918                         uasm_il_bltz(p, r, wr.r3, label_leave);
1919                         uasm_i_nop(p);
1920                 }
1921         }
1922         return wr;
1923 }
1924
1925 static void
1926 build_r4000_tlbchange_handler_tail(u32 **p, struct uasm_label **l,
1927                                    struct uasm_reloc **r, unsigned int tmp,
1928                                    unsigned int ptr)
1929 {
1930         uasm_i_ori(p, ptr, ptr, sizeof(pte_t));
1931         uasm_i_xori(p, ptr, ptr, sizeof(pte_t));
1932         build_update_entries(p, tmp, ptr);
1933         build_tlb_write_entry(p, l, r, tlb_indexed);
1934         uasm_l_leave(l, *p);
1935         build_restore_work_registers(p);
1936         uasm_i_eret(p); /* return from trap */
1937
1938 #ifdef CONFIG_64BIT
1939         build_get_pgd_vmalloc64(p, l, r, tmp, ptr, not_refill);
1940 #endif
1941 }
1942
1943 static void build_r4000_tlb_load_handler(void)
1944 {
1945         u32 *p = handle_tlbl;
1946         const int handle_tlbl_size = handle_tlbl_end - handle_tlbl;
1947         struct uasm_label *l = labels;
1948         struct uasm_reloc *r = relocs;
1949         struct work_registers wr;
1950
1951         memset(handle_tlbl, 0, handle_tlbl_size * sizeof(handle_tlbl[0]));
1952         memset(labels, 0, sizeof(labels));
1953         memset(relocs, 0, sizeof(relocs));
1954
1955         if (bcm1250_m3_war()) {
1956                 unsigned int segbits = 44;
1957
1958                 uasm_i_dmfc0(&p, K0, C0_BADVADDR);
1959                 uasm_i_dmfc0(&p, K1, C0_ENTRYHI);
1960                 uasm_i_xor(&p, K0, K0, K1);
1961                 uasm_i_dsrl_safe(&p, K1, K0, 62);
1962                 uasm_i_dsrl_safe(&p, K0, K0, 12 + 1);
1963                 uasm_i_dsll_safe(&p, K0, K0, 64 + 12 + 1 - segbits);
1964                 uasm_i_or(&p, K0, K0, K1);
1965                 uasm_il_bnez(&p, &r, K0, label_leave);
1966                 /* No need for uasm_i_nop */
1967         }
1968
1969         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
1970         build_pte_present(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbl);
1971         if (m4kc_tlbp_war())
1972                 build_tlb_probe_entry(&p);
1973
1974         if (cpu_has_rixi && !cpu_has_rixiex) {
1975                 /*
1976                  * If the page is not _PAGE_VALID, RI or XI could not
1977                  * have triggered it.  Skip the expensive test..
1978                  */
1979                 if (use_bbit_insns()) {
1980                         uasm_il_bbit0(&p, &r, wr.r1, ilog2(_PAGE_VALID),
1981                                       label_tlbl_goaround1);
1982                 } else {
1983                         uasm_i_andi(&p, wr.r3, wr.r1, _PAGE_VALID);
1984                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround1);
1985                 }
1986                 uasm_i_nop(&p);
1987
1988                 uasm_i_tlbr(&p);
1989
1990                 switch (current_cpu_type()) {
1991                 default:
1992                         if (cpu_has_mips_r2_exec_hazard) {
1993                                 uasm_i_ehb(&p);
1994
1995                 case CPU_CAVIUM_OCTEON:
1996                 case CPU_CAVIUM_OCTEON_PLUS:
1997                 case CPU_CAVIUM_OCTEON2:
1998                                 break;
1999                         }
2000                 }
2001
2002                 /* Examine  entrylo 0 or 1 based on ptr. */
2003                 if (use_bbit_insns()) {
2004                         uasm_i_bbit0(&p, wr.r2, ilog2(sizeof(pte_t)), 8);
2005                 } else {
2006                         uasm_i_andi(&p, wr.r3, wr.r2, sizeof(pte_t));
2007                         uasm_i_beqz(&p, wr.r3, 8);
2008                 }
2009                 /* load it in the delay slot*/
2010                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO0);
2011                 /* load it if ptr is odd */
2012                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO1);
2013                 /*
2014                  * If the entryLo (now in wr.r3) is valid (bit 1), RI or
2015                  * XI must have triggered it.
2016                  */
2017                 if (use_bbit_insns()) {
2018                         uasm_il_bbit1(&p, &r, wr.r3, 1, label_nopage_tlbl);
2019                         uasm_i_nop(&p);
2020                         uasm_l_tlbl_goaround1(&l, p);
2021                 } else {
2022                         uasm_i_andi(&p, wr.r3, wr.r3, 2);
2023                         uasm_il_bnez(&p, &r, wr.r3, label_nopage_tlbl);
2024                         uasm_i_nop(&p);
2025                 }
2026                 uasm_l_tlbl_goaround1(&l, p);
2027         }
2028         build_make_valid(&p, &r, wr.r1, wr.r2);
2029         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
2030
2031 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2032         /*
2033          * This is the entry point when build_r4000_tlbchange_handler_head
2034          * spots a huge page.
2035          */
2036         uasm_l_tlb_huge_update(&l, p);
2037         iPTE_LW(&p, wr.r1, wr.r2);
2038         build_pte_present(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbl);
2039         build_tlb_probe_entry(&p);
2040
2041         if (cpu_has_rixi && !cpu_has_rixiex) {
2042                 /*
2043                  * If the page is not _PAGE_VALID, RI or XI could not
2044                  * have triggered it.  Skip the expensive test..
2045                  */
2046                 if (use_bbit_insns()) {
2047                         uasm_il_bbit0(&p, &r, wr.r1, ilog2(_PAGE_VALID),
2048                                       label_tlbl_goaround2);
2049                 } else {
2050                         uasm_i_andi(&p, wr.r3, wr.r1, _PAGE_VALID);
2051                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround2);
2052                 }
2053                 uasm_i_nop(&p);
2054
2055                 uasm_i_tlbr(&p);
2056
2057                 switch (current_cpu_type()) {
2058                 default:
2059                         if (cpu_has_mips_r2_exec_hazard) {
2060                                 uasm_i_ehb(&p);
2061
2062                 case CPU_CAVIUM_OCTEON:
2063                 case CPU_CAVIUM_OCTEON_PLUS:
2064                 case CPU_CAVIUM_OCTEON2:
2065                                 break;
2066                         }
2067                 }
2068
2069                 /* Examine  entrylo 0 or 1 based on ptr. */
2070                 if (use_bbit_insns()) {
2071                         uasm_i_bbit0(&p, wr.r2, ilog2(sizeof(pte_t)), 8);
2072                 } else {
2073                         uasm_i_andi(&p, wr.r3, wr.r2, sizeof(pte_t));
2074                         uasm_i_beqz(&p, wr.r3, 8);
2075                 }
2076                 /* load it in the delay slot*/
2077                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO0);
2078                 /* load it if ptr is odd */
2079                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO1);
2080                 /*
2081                  * If the entryLo (now in wr.r3) is valid (bit 1), RI or
2082                  * XI must have triggered it.
2083                  */
2084                 if (use_bbit_insns()) {
2085                         uasm_il_bbit0(&p, &r, wr.r3, 1, label_tlbl_goaround2);
2086                 } else {
2087                         uasm_i_andi(&p, wr.r3, wr.r3, 2);
2088                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround2);
2089                 }
2090                 if (PM_DEFAULT_MASK == 0)
2091                         uasm_i_nop(&p);
2092                 /*
2093                  * We clobbered C0_PAGEMASK, restore it.  On the other branch
2094                  * it is restored in build_huge_tlb_write_entry.
2095                  */
2096                 build_restore_pagemask(&p, &r, wr.r3, label_nopage_tlbl, 0);
2097
2098                 uasm_l_tlbl_goaround2(&l, p);
2099         }
2100         uasm_i_ori(&p, wr.r1, wr.r1, (_PAGE_ACCESSED | _PAGE_VALID));
2101         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2);
2102 #endif
2103
2104         uasm_l_nopage_tlbl(&l, p);
2105         build_restore_work_registers(&p);
2106 #ifdef CONFIG_CPU_MICROMIPS
2107         if ((unsigned long)tlb_do_page_fault_0 & 1) {
2108                 uasm_i_lui(&p, K0, uasm_rel_hi((long)tlb_do_page_fault_0));
2109                 uasm_i_addiu(&p, K0, K0, uasm_rel_lo((long)tlb_do_page_fault_0));
2110                 uasm_i_jr(&p, K0);
2111         } else
2112 #endif
2113         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
2114         uasm_i_nop(&p);
2115
2116         if (p >= handle_tlbl_end)
2117                 panic("TLB load handler fastpath space exceeded");
2118
2119         uasm_resolve_relocs(relocs, labels);
2120         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
2121                  (unsigned int)(p - handle_tlbl));
2122
2123         dump_handler("r4000_tlb_load", handle_tlbl, handle_tlbl_size);
2124 }
2125
2126 static void build_r4000_tlb_store_handler(void)
2127 {
2128         u32 *p = handle_tlbs;
2129         const int handle_tlbs_size = handle_tlbs_end - handle_tlbs;
2130         struct uasm_label *l = labels;
2131         struct uasm_reloc *r = relocs;
2132         struct work_registers wr;
2133
2134         memset(handle_tlbs, 0, handle_tlbs_size * sizeof(handle_tlbs[0]));
2135         memset(labels, 0, sizeof(labels));
2136         memset(relocs, 0, sizeof(relocs));
2137
2138         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
2139         build_pte_writable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbs);
2140         if (m4kc_tlbp_war())
2141                 build_tlb_probe_entry(&p);
2142         build_make_write(&p, &r, wr.r1, wr.r2);
2143         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
2144
2145 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2146         /*
2147          * This is the entry point when
2148          * build_r4000_tlbchange_handler_head spots a huge page.
2149          */
2150         uasm_l_tlb_huge_update(&l, p);
2151         iPTE_LW(&p, wr.r1, wr.r2);
2152         build_pte_writable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbs);
2153         build_tlb_probe_entry(&p);
2154         uasm_i_ori(&p, wr.r1, wr.r1,
2155                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
2156         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2);
2157 #endif
2158
2159         uasm_l_nopage_tlbs(&l, p);
2160         build_restore_work_registers(&p);
2161 #ifdef CONFIG_CPU_MICROMIPS
2162         if ((unsigned long)tlb_do_page_fault_1 & 1) {
2163                 uasm_i_lui(&p, K0, uasm_rel_hi((long)tlb_do_page_fault_1));
2164                 uasm_i_addiu(&p, K0, K0, uasm_rel_lo((long)tlb_do_page_fault_1));
2165                 uasm_i_jr(&p, K0);
2166         } else
2167 #endif
2168         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
2169         uasm_i_nop(&p);
2170
2171         if (p >= handle_tlbs_end)
2172                 panic("TLB store handler fastpath space exceeded");
2173
2174         uasm_resolve_relocs(relocs, labels);
2175         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
2176                  (unsigned int)(p - handle_tlbs));
2177
2178         dump_handler("r4000_tlb_store", handle_tlbs, handle_tlbs_size);
2179 }
2180
2181 static void build_r4000_tlb_modify_handler(void)
2182 {
2183         u32 *p = handle_tlbm;
2184         const int handle_tlbm_size = handle_tlbm_end - handle_tlbm;
2185         struct uasm_label *l = labels;
2186         struct uasm_reloc *r = relocs;
2187         struct work_registers wr;
2188
2189         memset(handle_tlbm, 0, handle_tlbm_size * sizeof(handle_tlbm[0]));
2190         memset(labels, 0, sizeof(labels));
2191         memset(relocs, 0, sizeof(relocs));
2192
2193         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
2194         build_pte_modifiable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbm);
2195         if (m4kc_tlbp_war())
2196                 build_tlb_probe_entry(&p);
2197         /* Present and writable bits set, set accessed and dirty bits. */
2198         build_make_write(&p, &r, wr.r1, wr.r2);
2199         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
2200
2201 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2202         /*
2203          * This is the entry point when
2204          * build_r4000_tlbchange_handler_head spots a huge page.
2205          */
2206         uasm_l_tlb_huge_update(&l, p);
2207         iPTE_LW(&p, wr.r1, wr.r2);
2208         build_pte_modifiable(&p, &r, wr.r1, wr.r2,  wr.r3, label_nopage_tlbm);
2209         build_tlb_probe_entry(&p);
2210         uasm_i_ori(&p, wr.r1, wr.r1,
2211                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
2212         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2);
2213 #endif
2214
2215         uasm_l_nopage_tlbm(&l, p);
2216         build_restore_work_registers(&p);
2217 #ifdef CONFIG_CPU_MICROMIPS
2218         if ((unsigned long)tlb_do_page_fault_1 & 1) {
2219                 uasm_i_lui(&p, K0, uasm_rel_hi((long)tlb_do_page_fault_1));
2220                 uasm_i_addiu(&p, K0, K0, uasm_rel_lo((long)tlb_do_page_fault_1));
2221                 uasm_i_jr(&p, K0);
2222         } else
2223 #endif
2224         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
2225         uasm_i_nop(&p);
2226
2227         if (p >= handle_tlbm_end)
2228                 panic("TLB modify handler fastpath space exceeded");
2229
2230         uasm_resolve_relocs(relocs, labels);
2231         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
2232                  (unsigned int)(p - handle_tlbm));
2233
2234         dump_handler("r4000_tlb_modify", handle_tlbm, handle_tlbm_size);
2235 }
2236
2237 static void flush_tlb_handlers(void)
2238 {
2239         local_flush_icache_range((unsigned long)handle_tlbl,
2240                            (unsigned long)handle_tlbl_end);
2241         local_flush_icache_range((unsigned long)handle_tlbs,
2242                            (unsigned long)handle_tlbs_end);
2243         local_flush_icache_range((unsigned long)handle_tlbm,
2244                            (unsigned long)handle_tlbm_end);
2245         local_flush_icache_range((unsigned long)tlbmiss_handler_setup_pgd,
2246                            (unsigned long)tlbmiss_handler_setup_pgd_end);
2247 }
2248
2249 static void print_htw_config(void)
2250 {
2251         unsigned long config;
2252         unsigned int pwctl;
2253         const int field = 2 * sizeof(unsigned long);
2254
2255         config = read_c0_pwfield();
2256         pr_debug("PWField (0x%0*lx): GDI: 0x%02lx  UDI: 0x%02lx  MDI: 0x%02lx  PTI: 0x%02lx  PTEI: 0x%02lx\n",
2257                 field, config,
2258                 (config & MIPS_PWFIELD_GDI_MASK) >> MIPS_PWFIELD_GDI_SHIFT,
2259                 (config & MIPS_PWFIELD_UDI_MASK) >> MIPS_PWFIELD_UDI_SHIFT,
2260                 (config & MIPS_PWFIELD_MDI_MASK) >> MIPS_PWFIELD_MDI_SHIFT,
2261                 (config & MIPS_PWFIELD_PTI_MASK) >> MIPS_PWFIELD_PTI_SHIFT,
2262                 (config & MIPS_PWFIELD_PTEI_MASK) >> MIPS_PWFIELD_PTEI_SHIFT);
2263
2264         config = read_c0_pwsize();
2265         pr_debug("PWSize  (0x%0*lx): GDW: 0x%02lx  UDW: 0x%02lx  MDW: 0x%02lx  PTW: 0x%02lx  PTEW: 0x%02lx\n",
2266                 field, config,
2267                 (config & MIPS_PWSIZE_GDW_MASK) >> MIPS_PWSIZE_GDW_SHIFT,
2268                 (config & MIPS_PWSIZE_UDW_MASK) >> MIPS_PWSIZE_UDW_SHIFT,
2269                 (config & MIPS_PWSIZE_MDW_MASK) >> MIPS_PWSIZE_MDW_SHIFT,
2270                 (config & MIPS_PWSIZE_PTW_MASK) >> MIPS_PWSIZE_PTW_SHIFT,
2271                 (config & MIPS_PWSIZE_PTEW_MASK) >> MIPS_PWSIZE_PTEW_SHIFT);
2272
2273         pwctl = read_c0_pwctl();
2274         pr_debug("PWCtl   (0x%x): PWEn: 0x%x  DPH: 0x%x  HugePg: 0x%x  Psn: 0x%x\n",
2275                 pwctl,
2276                 (pwctl & MIPS_PWCTL_PWEN_MASK) >> MIPS_PWCTL_PWEN_SHIFT,
2277                 (pwctl & MIPS_PWCTL_DPH_MASK) >> MIPS_PWCTL_DPH_SHIFT,
2278                 (pwctl & MIPS_PWCTL_HUGEPG_MASK) >> MIPS_PWCTL_HUGEPG_SHIFT,
2279                 (pwctl & MIPS_PWCTL_PSN_MASK) >> MIPS_PWCTL_PSN_SHIFT);
2280 }
2281
2282 static void config_htw_params(void)
2283 {
2284         unsigned long pwfield, pwsize, ptei;
2285         unsigned int config;
2286
2287         /*
2288          * We are using 2-level page tables, so we only need to
2289          * setup GDW and PTW appropriately. UDW and MDW will remain 0.
2290          * The default value of GDI/UDI/MDI/PTI is 0xc. It is illegal to
2291          * write values less than 0xc in these fields because the entire
2292          * write will be dropped. As a result of which, we must preserve
2293          * the original reset values and overwrite only what we really want.
2294          */
2295
2296         pwfield = read_c0_pwfield();
2297         /* re-initialize the GDI field */
2298         pwfield &= ~MIPS_PWFIELD_GDI_MASK;
2299         pwfield |= PGDIR_SHIFT << MIPS_PWFIELD_GDI_SHIFT;
2300         /* re-initialize the PTI field including the even/odd bit */
2301         pwfield &= ~MIPS_PWFIELD_PTI_MASK;
2302         pwfield |= PAGE_SHIFT << MIPS_PWFIELD_PTI_SHIFT;
2303         /* Set the PTEI right shift */
2304         ptei = _PAGE_GLOBAL_SHIFT << MIPS_PWFIELD_PTEI_SHIFT;
2305         pwfield |= ptei;
2306         write_c0_pwfield(pwfield);
2307         /* Check whether the PTEI value is supported */
2308         back_to_back_c0_hazard();
2309         pwfield = read_c0_pwfield();
2310         if (((pwfield & MIPS_PWFIELD_PTEI_MASK) << MIPS_PWFIELD_PTEI_SHIFT)
2311                 != ptei) {
2312                 pr_warn("Unsupported PTEI field value: 0x%lx. HTW will not be enabled",
2313                         ptei);
2314                 /*
2315                  * Drop option to avoid HTW being enabled via another path
2316                  * (eg htw_reset())
2317                  */
2318                 current_cpu_data.options &= ~MIPS_CPU_HTW;
2319                 return;
2320         }
2321
2322         pwsize = ilog2(PTRS_PER_PGD) << MIPS_PWSIZE_GDW_SHIFT;
2323         pwsize |= ilog2(PTRS_PER_PTE) << MIPS_PWSIZE_PTW_SHIFT;
2324
2325         /* If XPA has been enabled, PTEs are 64-bit in size. */
2326         if (read_c0_pagegrain() & PG_ELPA)
2327                 pwsize |= 1;
2328
2329         write_c0_pwsize(pwsize);
2330
2331         /* Make sure everything is set before we enable the HTW */
2332         back_to_back_c0_hazard();
2333
2334         /* Enable HTW and disable the rest of the pwctl fields */
2335         config = 1 << MIPS_PWCTL_PWEN_SHIFT;
2336         write_c0_pwctl(config);
2337         pr_info("Hardware Page Table Walker enabled\n");
2338
2339         print_htw_config();
2340 }
2341
2342 static void config_xpa_params(void)
2343 {
2344 #ifdef CONFIG_XPA
2345         unsigned int pagegrain;
2346
2347         if (mips_xpa_disabled) {
2348                 pr_info("Extended Physical Addressing (XPA) disabled\n");
2349                 return;
2350         }
2351
2352         pagegrain = read_c0_pagegrain();
2353         write_c0_pagegrain(pagegrain | PG_ELPA);
2354         back_to_back_c0_hazard();
2355         pagegrain = read_c0_pagegrain();
2356
2357         if (pagegrain & PG_ELPA)
2358                 pr_info("Extended Physical Addressing (XPA) enabled\n");
2359         else
2360                 panic("Extended Physical Addressing (XPA) disabled");
2361 #endif
2362 }
2363
2364 void build_tlb_refill_handler(void)
2365 {
2366         /*
2367          * The refill handler is generated per-CPU, multi-node systems
2368          * may have local storage for it. The other handlers are only
2369          * needed once.
2370          */
2371         static int run_once = 0;
2372
2373         output_pgtable_bits_defines();
2374
2375 #ifdef CONFIG_64BIT
2376         check_for_high_segbits = current_cpu_data.vmbits > (PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
2377 #endif
2378
2379         switch (current_cpu_type()) {
2380         case CPU_R2000:
2381         case CPU_R3000:
2382         case CPU_R3000A:
2383         case CPU_R3081E:
2384         case CPU_TX3912:
2385         case CPU_TX3922:
2386         case CPU_TX3927:
2387 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
2388                 if (cpu_has_local_ebase)
2389                         build_r3000_tlb_refill_handler();
2390                 if (!run_once) {
2391                         if (!cpu_has_local_ebase)
2392                                 build_r3000_tlb_refill_handler();
2393                         build_setup_pgd();
2394                         build_r3000_tlb_load_handler();
2395                         build_r3000_tlb_store_handler();
2396                         build_r3000_tlb_modify_handler();
2397                         flush_tlb_handlers();
2398                         run_once++;
2399                 }
2400 #else
2401                 panic("No R3000 TLB refill handler");
2402 #endif
2403                 break;
2404
2405         case CPU_R6000:
2406         case CPU_R6000A:
2407                 panic("No R6000 TLB refill handler yet");
2408                 break;
2409
2410         case CPU_R8000:
2411                 panic("No R8000 TLB refill handler yet");
2412                 break;
2413
2414         default:
2415                 if (!run_once) {
2416                         scratch_reg = allocate_kscratch();
2417                         build_setup_pgd();
2418                         build_r4000_tlb_load_handler();
2419                         build_r4000_tlb_store_handler();
2420                         build_r4000_tlb_modify_handler();
2421                         if (!cpu_has_local_ebase)
2422                                 build_r4000_tlb_refill_handler();
2423                         flush_tlb_handlers();
2424                         run_once++;
2425                 }
2426                 if (cpu_has_local_ebase)
2427                         build_r4000_tlb_refill_handler();
2428                 if (cpu_has_xpa)
2429                         config_xpa_params();
2430                 if (cpu_has_htw)
2431                         config_htw_params();
2432         }
2433 }