drivers/irqchip/irq-gic.c

   1 /*
   2  *  Copyright (C) 2002 ARM Limited, All Rights Reserved.
   3  *
   4  * This program is free software; you can redistribute it and/or modify
   5  * it under the terms of the GNU General Public License version 2 as
   6  * published by the Free Software Foundation.
   7  *
   8  * Interrupt architecture for the GIC:
   9  *
  10  * o There is one Interrupt Distributor, which receives interrupts
  11  *   from system devices and sends them to the Interrupt Controllers.
  12  *
  13  * o There is one CPU Interface per CPU, which sends interrupts sent
  14  *   by the Distributor, and interrupts generated locally, to the
  15  *   associated CPU. The base address of the CPU interface is usually
  16  *   aliased so that the same address points to different chips depending
  17  *   on the CPU it is accessed from.
  18  *
  19  * Note that IRQs 0-31 are special - they are local to each CPU.
  20  * As such, the enable set/clear, pending set/clear and active bit
  21  * registers are banked per-cpu for these sources.
  22  */
  23 #include <linux/init.h>
  24 #include <linux/kernel.h>
  25 #include <linux/err.h>
  26 #include <linux/module.h>
  27 #include <linux/list.h>
  28 #include <linux/smp.h>
  29 #include <linux/cpu.h>
  30 #include <linux/cpu_pm.h>
  31 #include <linux/cpumask.h>
  32 #include <linux/io.h>
  33 #include <linux/of.h>
  34 #include <linux/of_address.h>
  35 #include <linux/of_irq.h>
  36 #include <linux/acpi.h>
  37 #include <linux/irqdomain.h>
  38 #include <linux/interrupt.h>
  39 #include <linux/percpu.h>
  40 #include <linux/slab.h>
  41 #include <linux/irqchip.h>
  42 #include <linux/irqchip/chained_irq.h>
  43 #include <linux/irqchip/arm-gic.h>
  44
  45 #include <asm/cputype.h>
  46 #include <asm/irq.h>
  47 #include <asm/exception.h>
  48 #include <asm/smp_plat.h>
  49 #include <asm/virt.h>
  50
  51 #include "irq-gic-common.h"
  52
  53 #ifdef CONFIG_ARM64
  54 #include <asm/cpufeature.h>
  55
  56 static void gic_check_cpu_features(void)
  57 {
  58         WARN_TAINT_ONCE(cpus_have_cap(ARM64_HAS_SYSREG_GIC_CPUIF),
  59                         TAINT_CPU_OUT_OF_SPEC,
  60                         "GICv3 system registers enabled, broken firmware!\n");
  61 }
  62 #else
  63 #define gic_check_cpu_features()        do { } while(0)
  64 #endif
  65
  66 union gic_base {
  67         void __iomem *common_base;
  68         void __percpu * __iomem *percpu_base;
  69 };
  70
  71 struct gic_chip_data {
  72         struct irq_chip chip;
  73         union gic_base dist_base;
  74         union gic_base cpu_base;
  75 #ifdef CONFIG_CPU_PM
  76         u32 saved_spi_enable[DIV_ROUND_UP(1020, 32)];
  77         u32 saved_spi_active[DIV_ROUND_UP(1020, 32)];
  78         u32 saved_spi_conf[DIV_ROUND_UP(1020, 16)];
  79         u32 saved_spi_target[DIV_ROUND_UP(1020, 4)];
  80         u32 __percpu *saved_ppi_enable;
  81         u32 __percpu *saved_ppi_active;
  82         u32 __percpu *saved_ppi_conf;
  83 #endif
  84         struct irq_domain *domain;
  85         unsigned int gic_irqs;
  86 #ifdef CONFIG_GIC_NON_BANKED
  87         void __iomem *(*get_base)(union gic_base *);
  88 #endif
  89 };
  90
  91 static DEFINE_RAW_SPINLOCK(irq_controller_lock);
  92
  93 /*
  94  * The GIC mapping of CPU interfaces does not necessarily match
  95  * the logical CPU numbering.  Let's use a mapping as returned
  96  * by the GIC itself.
  97  */
  98 #define NR_GIC_CPU_IF 8
  99 static u8 gic_cpu_map[NR_GIC_CPU_IF] __read_mostly;
 100
 101 static struct static_key supports_deactivate = STATIC_KEY_INIT_TRUE;
 102
 103 #ifndef MAX_GIC_NR
 104 #define MAX_GIC_NR      1
 105 #endif
 106
 107 static struct gic_chip_data gic_data[MAX_GIC_NR] __read_mostly;
 108
 109 #ifdef CONFIG_GIC_NON_BANKED
 110 static void __iomem *gic_get_percpu_base(union gic_base *base)
 111 {
 112         return raw_cpu_read(*base->percpu_base);
 113 }
 114
 115 static void __iomem *gic_get_common_base(union gic_base *base)
 116 {
 117         return base->common_base;
 118 }
 119
 120 static inline void __iomem *gic_data_dist_base(struct gic_chip_data *data)
 121 {
 122         return data->get_base(&data->dist_base);
 123 }
 124
 125 static inline void __iomem *gic_data_cpu_base(struct gic_chip_data *data)
 126 {
 127         return data->get_base(&data->cpu_base);
 128 }
 129
 130 static inline void gic_set_base_accessor(struct gic_chip_data *data,
 131                                          void __iomem *(*f)(union gic_base *))
 132 {
 133         data->get_base = f;
 134 }
 135 #else
 136 #define gic_data_dist_base(d)   ((d)->dist_base.common_base)
 137 #define gic_data_cpu_base(d)    ((d)->cpu_base.common_base)
 138 #define gic_set_base_accessor(d, f)
 139 #endif
 140
 141 static inline void __iomem *gic_dist_base(struct irq_data *d)
 142 {
 143         struct gic_chip_data *gic_data = irq_data_get_irq_chip_data(d);
 144         return gic_data_dist_base(gic_data);
 145 }
 146
 147 static inline void __iomem *gic_cpu_base(struct irq_data *d)
 148 {
 149         struct gic_chip_data *gic_data = irq_data_get_irq_chip_data(d);
 150         return gic_data_cpu_base(gic_data);
 151 }
 152
 153 static inline unsigned int gic_irq(struct irq_data *d)
 154 {
 155         return d->hwirq;
 156 }
 157
 158 static inline bool cascading_gic_irq(struct irq_data *d)
 159 {
 160         void *data = irq_data_get_irq_handler_data(d);
 161
 162         /*
 163          * If handler_data is set, this is a cascading interrupt, and
 164          * it cannot possibly be forwarded.
 165          */
 166         return data != NULL;
 167 }
 168
 169 /*
 170  * Routines to acknowledge, disable and enable interrupts
 171  */
 172 static void gic_poke_irq(struct irq_data *d, u32 offset)
 173 {
 174         u32 mask = 1 << (gic_irq(d) % 32);
 175         writel_relaxed(mask, gic_dist_base(d) + offset + (gic_irq(d) / 32) * 4);
 176 }
 177
 178 static int gic_peek_irq(struct irq_data *d, u32 offset)
 179 {
 180         u32 mask = 1 << (gic_irq(d) % 32);
 181         return !!(readl_relaxed(gic_dist_base(d) + offset + (gic_irq(d) / 32) * 4) & mask);
 182 }
 183
 184 static void gic_mask_irq(struct irq_data *d)
 185 {
 186         gic_poke_irq(d, GIC_DIST_ENABLE_CLEAR);
 187 }
 188
 189 static void gic_eoimode1_mask_irq(struct irq_data *d)
 190 {
 191         gic_mask_irq(d);
 192         /*
 193          * When masking a forwarded interrupt, make sure it is
 194          * deactivated as well.
 195          *
 196          * This ensures that an interrupt that is getting
 197          * disabled/masked will not get "stuck", because there is
 198          * noone to deactivate it (guest is being terminated).
 199          */
 200         if (irqd_is_forwarded_to_vcpu(d))
 201                 gic_poke_irq(d, GIC_DIST_ACTIVE_CLEAR);
 202 }
 203
 204 static void gic_unmask_irq(struct irq_data *d)
 205 {
 206         gic_poke_irq(d, GIC_DIST_ENABLE_SET);
 207 }
 208
 209 static void gic_eoi_irq(struct irq_data *d)
 210 {
 211         writel_relaxed(gic_irq(d), gic_cpu_base(d) + GIC_CPU_EOI);
 212 }
 213
 214 static void gic_eoimode1_eoi_irq(struct irq_data *d)
 215 {
 216         /* Do not deactivate an IRQ forwarded to a vcpu. */
 217         if (irqd_is_forwarded_to_vcpu(d))
 218                 return;
 219
 220         writel_relaxed(gic_irq(d), gic_cpu_base(d) + GIC_CPU_DEACTIVATE);
 221 }
 222
 223 static int gic_irq_set_irqchip_state(struct irq_data *d,
 224                                      enum irqchip_irq_state which, bool val)
 225 {
 226         u32 reg;
 227
 228         switch (which) {
 229         case IRQCHIP_STATE_PENDING:
 230                 reg = val ? GIC_DIST_PENDING_SET : GIC_DIST_PENDING_CLEAR;
 231                 break;
 232
 233         case IRQCHIP_STATE_ACTIVE:
 234                 reg = val ? GIC_DIST_ACTIVE_SET : GIC_DIST_ACTIVE_CLEAR;
 235                 break;
 236
 237         case IRQCHIP_STATE_MASKED:
 238                 reg = val ? GIC_DIST_ENABLE_CLEAR : GIC_DIST_ENABLE_SET;
 239                 break;
 240
 241         default:
 242                 return -EINVAL;
 243         }
 244
 245         gic_poke_irq(d, reg);
 246         return 0;
 247 }
 248
 249 static int gic_irq_get_irqchip_state(struct irq_data *d,
 250                                       enum irqchip_irq_state which, bool *val)
 251 {
 252         switch (which) {
 253         case IRQCHIP_STATE_PENDING:
 254                 *val = gic_peek_irq(d, GIC_DIST_PENDING_SET);
 255                 break;
 256
 257         case IRQCHIP_STATE_ACTIVE:
 258                 *val = gic_peek_irq(d, GIC_DIST_ACTIVE_SET);
 259                 break;
 260
 261         case IRQCHIP_STATE_MASKED:
 262                 *val = !gic_peek_irq(d, GIC_DIST_ENABLE_SET);
 263                 break;
 264
 265         default:
 266                 return -EINVAL;
 267         }
 268
 269         return 0;
 270 }
 271
 272 static int gic_set_type(struct irq_data *d, unsigned int type)
 273 {
 274         void __iomem *base = gic_dist_base(d);
 275         unsigned int gicirq = gic_irq(d);
 276
 277         /* Interrupt configuration for SGIs can't be changed */
 278         if (gicirq < 16)
 279                 return -EINVAL;
 280
 281         /* SPIs have restrictions on the supported types */
 282         if (gicirq >= 32 && type != IRQ_TYPE_LEVEL_HIGH &&
 283                             type != IRQ_TYPE_EDGE_RISING)
 284                 return -EINVAL;
 285
 286         return gic_configure_irq(gicirq, type, base, NULL);
 287 }
 288
 289 static int gic_irq_set_vcpu_affinity(struct irq_data *d, void *vcpu)
 290 {
 291         /* Only interrupts on the primary GIC can be forwarded to a vcpu. */
 292         if (cascading_gic_irq(d))
 293                 return -EINVAL;
 294
 295         if (vcpu)
 296                 irqd_set_forwarded_to_vcpu(d);
 297         else
 298                 irqd_clr_forwarded_to_vcpu(d);
 299         return 0;
 300 }
 301
 302 #ifdef CONFIG_SMP
 303 static int gic_set_affinity(struct irq_data *d, const struct cpumask *mask_val,
 304                             bool force)
 305 {
 306         void __iomem *reg = gic_dist_base(d) + GIC_DIST_TARGET + (gic_irq(d) & ~3);
 307         unsigned int cpu, shift = (gic_irq(d) % 4) * 8;
 308         u32 val, mask, bit;
 309         unsigned long flags;
 310
 311         if (!force)
 312                 cpu = cpumask_any_and(mask_val, cpu_online_mask);
 313         else
 314                 cpu = cpumask_first(mask_val);
 315
 316         if (cpu >= NR_GIC_CPU_IF || cpu >= nr_cpu_ids)
 317                 return -EINVAL;
 318
 319         raw_spin_lock_irqsave(&irq_controller_lock, flags);
 320         mask = 0xff << shift;
 321         bit = gic_cpu_map[cpu] << shift;
 322         val = readl_relaxed(reg) & ~mask;
 323         writel_relaxed(val | bit, reg);
 324         raw_spin_unlock_irqrestore(&irq_controller_lock, flags);
 325
 326         return IRQ_SET_MASK_OK;
 327 }
 328 #endif
 329
 330 static void __exception_irq_entry gic_handle_irq(struct pt_regs *regs)
 331 {
 332         u32 irqstat, irqnr;
 333         struct gic_chip_data *gic = &gic_data[0];
 334         void __iomem *cpu_base = gic_data_cpu_base(gic);
 335
 336         do {
 337                 irqstat = readl_relaxed(cpu_base + GIC_CPU_INTACK);
 338                 irqnr = irqstat & GICC_IAR_INT_ID_MASK;
 339
 340                 if (likely(irqnr > 15 && irqnr < 1021)) {
 341                         if (static_key_true(&supports_deactivate))
 342                                 writel_relaxed(irqstat, cpu_base + GIC_CPU_EOI);
 343                         handle_domain_irq(gic->domain, irqnr, regs);
 344                         continue;
 345                 }
 346                 if (irqnr < 16) {
 347                         writel_relaxed(irqstat, cpu_base + GIC_CPU_EOI);
 348                         if (static_key_true(&supports_deactivate))
 349                                 writel_relaxed(irqstat, cpu_base + GIC_CPU_DEACTIVATE);
 350 #ifdef CONFIG_SMP
 351                         handle_IPI(irqnr, regs);
 352 #endif
 353                         continue;
 354                 }
 355                 break;
 356         } while (1);
 357 }
 358
 359 static void gic_handle_cascade_irq(struct irq_desc *desc)
 360 {
 361         struct gic_chip_data *chip_data = irq_desc_get_handler_data(desc);
 362         struct irq_chip *chip = irq_desc_get_chip(desc);
 363         unsigned int cascade_irq, gic_irq;
 364         unsigned long status;
 365
 366         chained_irq_enter(chip, desc);
 367
 368         raw_spin_lock(&irq_controller_lock);
 369         status = readl_relaxed(gic_data_cpu_base(chip_data) + GIC_CPU_INTACK);
 370         raw_spin_unlock(&irq_controller_lock);
 371
 372         gic_irq = (status & GICC_IAR_INT_ID_MASK);
 373         if (gic_irq == GICC_INT_SPURIOUS)
 374                 goto out;
 375
 376         cascade_irq = irq_find_mapping(chip_data->domain, gic_irq);
 377         if (unlikely(gic_irq < 32 || gic_irq > 1020))
 378                 handle_bad_irq(desc);
 379         else
 380                 generic_handle_irq(cascade_irq);
 381
 382  out:
 383         chained_irq_exit(chip, desc);
 384 }
 385
 386 static struct irq_chip gic_chip = {
 387         .irq_mask               = gic_mask_irq,
 388         .irq_unmask             = gic_unmask_irq,
 389         .irq_eoi                = gic_eoi_irq,
 390         .irq_set_type           = gic_set_type,
 391 #ifdef CONFIG_SMP
 392         .irq_set_affinity       = gic_set_affinity,
 393 #endif
 394         .irq_get_irqchip_state  = gic_irq_get_irqchip_state,
 395         .irq_set_irqchip_state  = gic_irq_set_irqchip_state,
 396         .flags                  = IRQCHIP_SET_TYPE_MASKED |
 397                                   IRQCHIP_SKIP_SET_WAKE |
 398                                   IRQCHIP_MASK_ON_SUSPEND,
 399 };
 400
 401 static struct irq_chip gic_eoimode1_chip = {
 402         .name                   = "GICv2",
 403         .irq_mask               = gic_eoimode1_mask_irq,
 404         .irq_unmask             = gic_unmask_irq,
 405         .irq_eoi                = gic_eoimode1_eoi_irq,
 406         .irq_set_type           = gic_set_type,
 407 #ifdef CONFIG_SMP
 408         .irq_set_affinity       = gic_set_affinity,
 409 #endif
 410         .irq_get_irqchip_state  = gic_irq_get_irqchip_state,
 411         .irq_set_irqchip_state  = gic_irq_set_irqchip_state,
 412         .irq_set_vcpu_affinity  = gic_irq_set_vcpu_affinity,
 413         .flags                  = IRQCHIP_SET_TYPE_MASKED |
 414                                   IRQCHIP_SKIP_SET_WAKE |
 415                                   IRQCHIP_MASK_ON_SUSPEND,
 416 };
 417
 418 void __init gic_cascade_irq(unsigned int gic_nr, unsigned int irq)
 419 {
 420         if (gic_nr >= MAX_GIC_NR)
 421                 BUG();
 422         irq_set_chained_handler_and_data(irq, gic_handle_cascade_irq,
 423                                          &gic_data[gic_nr]);
 424 }
 425
 426 static u8 gic_get_cpumask(struct gic_chip_data *gic)
 427 {
 428         void __iomem *base = gic_data_dist_base(gic);
 429         u32 mask, i;
 430
 431         for (i = mask = 0; i < 32; i += 4) {
 432                 mask = readl_relaxed(base + GIC_DIST_TARGET + i);
 433                 mask |= mask >> 16;
 434                 mask |= mask >> 8;
 435                 if (mask)
 436                         break;
 437         }
 438
 439         if (!mask && num_possible_cpus() > 1)
 440                 pr_crit("GIC CPU mask not found - kernel will fail to boot.\n");
 441
 442         return mask;
 443 }
 444
 445 static void gic_cpu_if_up(struct gic_chip_data *gic)
 446 {
 447         void __iomem *cpu_base = gic_data_cpu_base(gic);
 448         u32 bypass = 0;
 449         u32 mode = 0;
 450
 451         if (static_key_true(&supports_deactivate))
 452                 mode = GIC_CPU_CTRL_EOImodeNS;
 453
 454         /*
 455         * Preserve bypass disable bits to be written back later
 456         */
 457         bypass = readl(cpu_base + GIC_CPU_CTRL);
 458         bypass &= GICC_DIS_BYPASS_MASK;
 459
 460         writel_relaxed(bypass | mode | GICC_ENABLE, cpu_base + GIC_CPU_CTRL);
 461 }
 462
 463
 464 static void __init gic_dist_init(struct gic_chip_data *gic)
 465 {
 466         unsigned int i;
 467         u32 cpumask;
 468         unsigned int gic_irqs = gic->gic_irqs;
 469         void __iomem *base = gic_data_dist_base(gic);
 470
 471         writel_relaxed(GICD_DISABLE, base + GIC_DIST_CTRL);
 472
 473         /*
 474          * Set all global interrupts to this CPU only.
 475          */
 476         cpumask = gic_get_cpumask(gic);
 477         cpumask |= cpumask << 8;
 478         cpumask |= cpumask << 16;
 479         for (i = 32; i < gic_irqs; i += 4)
 480                 writel_relaxed(cpumask, base + GIC_DIST_TARGET + i * 4 / 4);
 481
 482         gic_dist_config(base, gic_irqs, NULL);
 483
 484         writel_relaxed(GICD_ENABLE, base + GIC_DIST_CTRL);
 485 }
 486
 487 static void gic_cpu_init(struct gic_chip_data *gic)
 488 {
 489         void __iomem *dist_base = gic_data_dist_base(gic);
 490         void __iomem *base = gic_data_cpu_base(gic);
 491         unsigned int cpu_mask, cpu = smp_processor_id();
 492         int i;
 493
 494         /*
 495          * Setting up the CPU map is only relevant for the primary GIC
 496          * because any nested/secondary GICs do not directly interface
 497          * with the CPU(s).
 498          */
 499         if (gic == &gic_data[0]) {
 500                 /*
 501                  * Get what the GIC says our CPU mask is.
 502                  */
 503                 BUG_ON(cpu >= NR_GIC_CPU_IF);
 504                 cpu_mask = gic_get_cpumask(gic);
 505                 gic_cpu_map[cpu] = cpu_mask;
 506
 507                 /*
 508                  * Clear our mask from the other map entries in case they're
 509                  * still undefined.
 510                  */
 511                 for (i = 0; i < NR_GIC_CPU_IF; i++)
 512                         if (i != cpu)
 513                                 gic_cpu_map[i] &= ~cpu_mask;
 514         }
 515
 516         gic_cpu_config(dist_base, NULL);
 517
 518         writel_relaxed(GICC_INT_PRI_THRESHOLD, base + GIC_CPU_PRIMASK);
 519         gic_cpu_if_up(gic);
 520 }
 521
 522 int gic_cpu_if_down(unsigned int gic_nr)
 523 {
 524         void __iomem *cpu_base;
 525         u32 val = 0;
 526
 527         if (gic_nr >= MAX_GIC_NR)
 528                 return -EINVAL;
 529
 530         cpu_base = gic_data_cpu_base(&gic_data[gic_nr]);
 531         val = readl(cpu_base + GIC_CPU_CTRL);
 532         val &= ~GICC_ENABLE;
 533         writel_relaxed(val, cpu_base + GIC_CPU_CTRL);
 534
 535         return 0;
 536 }
 537
 538 #ifdef CONFIG_CPU_PM
 539 /*
 540  * Saves the GIC distributor registers during suspend or idle.  Must be called
 541  * with interrupts disabled but before powering down the GIC.  After calling
 542  * this function, no interrupts will be delivered by the GIC, and another
 543  * platform-specific wakeup source must be enabled.
 544  */
 545 static void gic_dist_save(unsigned int gic_nr)
 546 {
 547         unsigned int gic_irqs;
 548         void __iomem *dist_base;
 549         int i;
 550
 551         if (gic_nr >= MAX_GIC_NR)
 552                 BUG();
 553
 554         gic_irqs = gic_data[gic_nr].gic_irqs;
 555         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 556
 557         if (!dist_base)
 558                 return;
 559
 560         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 16); i++)
 561                 gic_data[gic_nr].saved_spi_conf[i] =
 562                         readl_relaxed(dist_base + GIC_DIST_CONFIG + i * 4);
 563
 564         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 4); i++)
 565                 gic_data[gic_nr].saved_spi_target[i] =
 566                         readl_relaxed(dist_base + GIC_DIST_TARGET + i * 4);
 567
 568         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 32); i++)
 569                 gic_data[gic_nr].saved_spi_enable[i] =
 570                         readl_relaxed(dist_base + GIC_DIST_ENABLE_SET + i * 4);
 571
 572         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 32); i++)
 573                 gic_data[gic_nr].saved_spi_active[i] =
 574                         readl_relaxed(dist_base + GIC_DIST_ACTIVE_SET + i * 4);
 575 }
 576
 577 /*
 578  * Restores the GIC distributor registers during resume or when coming out of
 579  * idle.  Must be called before enabling interrupts.  If a level interrupt
 580  * that occured while the GIC was suspended is still present, it will be
 581  * handled normally, but any edge interrupts that occured will not be seen by
 582  * the GIC and need to be handled by the platform-specific wakeup source.
 583  */
 584 static void gic_dist_restore(unsigned int gic_nr)
 585 {
 586         unsigned int gic_irqs;
 587         unsigned int i;
 588         void __iomem *dist_base;
 589
 590         if (gic_nr >= MAX_GIC_NR)
 591                 BUG();
 592
 593         gic_irqs = gic_data[gic_nr].gic_irqs;
 594         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 595
 596         if (!dist_base)
 597                 return;
 598
 599         writel_relaxed(GICD_DISABLE, dist_base + GIC_DIST_CTRL);
 600
 601         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 16); i++)
 602                 writel_relaxed(gic_data[gic_nr].saved_spi_conf[i],
 603                         dist_base + GIC_DIST_CONFIG + i * 4);
 604
 605         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 4); i++)
 606                 writel_relaxed(GICD_INT_DEF_PRI_X4,
 607                         dist_base + GIC_DIST_PRI + i * 4);
 608
 609         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 4); i++)
 610                 writel_relaxed(gic_data[gic_nr].saved_spi_target[i],
 611                         dist_base + GIC_DIST_TARGET + i * 4);
 612
 613         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 32); i++) {
 614                 writel_relaxed(GICD_INT_EN_CLR_X32,
 615                         dist_base + GIC_DIST_ENABLE_CLEAR + i * 4);
 616                 writel_relaxed(gic_data[gic_nr].saved_spi_enable[i],
 617                         dist_base + GIC_DIST_ENABLE_SET + i * 4);
 618         }
 619
 620         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 32); i++) {
 621                 writel_relaxed(GICD_INT_EN_CLR_X32,
 622                         dist_base + GIC_DIST_ACTIVE_CLEAR + i * 4);
 623                 writel_relaxed(gic_data[gic_nr].saved_spi_active[i],
 624                         dist_base + GIC_DIST_ACTIVE_SET + i * 4);
 625         }
 626
 627         writel_relaxed(GICD_ENABLE, dist_base + GIC_DIST_CTRL);
 628 }
 629
 630 static void gic_cpu_save(unsigned int gic_nr)
 631 {
 632         int i;
 633         u32 *ptr;
 634         void __iomem *dist_base;
 635         void __iomem *cpu_base;
 636
 637         if (gic_nr >= MAX_GIC_NR)
 638                 BUG();
 639
 640         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 641         cpu_base = gic_data_cpu_base(&gic_data[gic_nr]);
 642
 643         if (!dist_base || !cpu_base)
 644                 return;
 645
 646         ptr = raw_cpu_ptr(gic_data[gic_nr].saved_ppi_enable);
 647         for (i = 0; i < DIV_ROUND_UP(32, 32); i++)
 648                 ptr[i] = readl_relaxed(dist_base + GIC_DIST_ENABLE_SET + i * 4);
 649
 650         ptr = raw_cpu_ptr(gic_data[gic_nr].saved_ppi_active);
 651         for (i = 0; i < DIV_ROUND_UP(32, 32); i++)
 652                 ptr[i] = readl_relaxed(dist_base + GIC_DIST_ACTIVE_SET + i * 4);
 653
 654         ptr = raw_cpu_ptr(gic_data[gic_nr].saved_ppi_conf);
 655         for (i = 0; i < DIV_ROUND_UP(32, 16); i++)
 656                 ptr[i] = readl_relaxed(dist_base + GIC_DIST_CONFIG + i * 4);
 657
 658 }
 659
 660 static void gic_cpu_restore(unsigned int gic_nr)
 661 {
 662         int i;
 663         u32 *ptr;
 664         void __iomem *dist_base;
 665         void __iomem *cpu_base;
 666
 667         if (gic_nr >= MAX_GIC_NR)
 668                 BUG();
 669
 670         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 671         cpu_base = gic_data_cpu_base(&gic_data[gic_nr]);
 672
 673         if (!dist_base || !cpu_base)
 674                 return;
 675
 676         ptr = raw_cpu_ptr(gic_data[gic_nr].saved_ppi_enable);
 677         for (i = 0; i < DIV_ROUND_UP(32, 32); i++) {
 678                 writel_relaxed(GICD_INT_EN_CLR_X32,
 679                                dist_base + GIC_DIST_ENABLE_CLEAR + i * 4);
 680                 writel_relaxed(ptr[i], dist_base + GIC_DIST_ENABLE_SET + i * 4);
 681         }
 682
 683         ptr = raw_cpu_ptr(gic_data[gic_nr].saved_ppi_active);
 684         for (i = 0; i < DIV_ROUND_UP(32, 32); i++) {
 685                 writel_relaxed(GICD_INT_EN_CLR_X32,
 686                                dist_base + GIC_DIST_ACTIVE_CLEAR + i * 4);
 687                 writel_relaxed(ptr[i], dist_base + GIC_DIST_ACTIVE_SET + i * 4);
 688         }
 689
 690         ptr = raw_cpu_ptr(gic_data[gic_nr].saved_ppi_conf);
 691         for (i = 0; i < DIV_ROUND_UP(32, 16); i++)
 692                 writel_relaxed(ptr[i], dist_base + GIC_DIST_CONFIG + i * 4);
 693
 694         for (i = 0; i < DIV_ROUND_UP(32, 4); i++)
 695                 writel_relaxed(GICD_INT_DEF_PRI_X4,
 696                                         dist_base + GIC_DIST_PRI + i * 4);
 697
 698         writel_relaxed(GICC_INT_PRI_THRESHOLD, cpu_base + GIC_CPU_PRIMASK);
 699         gic_cpu_if_up(&gic_data[gic_nr]);
 700 }
 701
 702 static int gic_notifier(struct notifier_block *self, unsigned long cmd, void *v)
 703 {
 704         int i;
 705
 706         for (i = 0; i < MAX_GIC_NR; i++) {
 707 #ifdef CONFIG_GIC_NON_BANKED
 708                 /* Skip over unused GICs */
 709                 if (!gic_data[i].get_base)
 710                         continue;
 711 #endif
 712                 switch (cmd) {
 713                 case CPU_PM_ENTER:
 714                         gic_cpu_save(i);
 715                         break;
 716                 case CPU_PM_ENTER_FAILED:
 717                 case CPU_PM_EXIT:
 718                         gic_cpu_restore(i);
 719                         break;
 720                 case CPU_CLUSTER_PM_ENTER:
 721                         gic_dist_save(i);
 722                         break;
 723                 case CPU_CLUSTER_PM_ENTER_FAILED:
 724                 case CPU_CLUSTER_PM_EXIT:
 725                         gic_dist_restore(i);
 726                         break;
 727                 }
 728         }
 729
 730         return NOTIFY_OK;
 731 }
 732
 733 static struct notifier_block gic_notifier_block = {
 734         .notifier_call = gic_notifier,
 735 };
 736
 737 static void __init gic_pm_init(struct gic_chip_data *gic)
 738 {
 739         gic->saved_ppi_enable = __alloc_percpu(DIV_ROUND_UP(32, 32) * 4,
 740                 sizeof(u32));
 741         BUG_ON(!gic->saved_ppi_enable);
 742
 743         gic->saved_ppi_active = __alloc_percpu(DIV_ROUND_UP(32, 32) * 4,
 744                 sizeof(u32));
 745         BUG_ON(!gic->saved_ppi_active);
 746
 747         gic->saved_ppi_conf = __alloc_percpu(DIV_ROUND_UP(32, 16) * 4,
 748                 sizeof(u32));
 749         BUG_ON(!gic->saved_ppi_conf);
 750
 751         if (gic == &gic_data[0])
 752                 cpu_pm_register_notifier(&gic_notifier_block);
 753 }
 754 #else
 755 static void __init gic_pm_init(struct gic_chip_data *gic)
 756 {
 757 }
 758 #endif
 759
 760 #ifdef CONFIG_SMP
 761 static void gic_raise_softirq(const struct cpumask *mask, unsigned int irq)
 762 {
 763         int cpu;
 764         unsigned long flags, map = 0;
 765
 766         raw_spin_lock_irqsave(&irq_controller_lock, flags);
 767
 768         /* Convert our logical CPU mask into a physical one. */
 769         for_each_cpu(cpu, mask)
 770                 map |= gic_cpu_map[cpu];
 771
 772         /*
 773          * Ensure that stores to Normal memory are visible to the
 774          * other CPUs before they observe us issuing the IPI.
 775          */
 776         dmb(ishst);
 777
 778         /* this always happens on GIC0 */
 779         writel_relaxed(map << 16 | irq, gic_data_dist_base(&gic_data[0]) + GIC_DIST_SOFTINT);
 780
 781         raw_spin_unlock_irqrestore(&irq_controller_lock, flags);
 782 }
 783 #endif
 784
 785 #ifdef CONFIG_BL_SWITCHER
 786 /*
 787  * gic_send_sgi - send a SGI directly to given CPU interface number
 788  *
 789  * cpu_id: the ID for the destination CPU interface
 790  * irq: the IPI number to send a SGI for
 791  */
 792 void gic_send_sgi(unsigned int cpu_id, unsigned int irq)
 793 {
 794         BUG_ON(cpu_id >= NR_GIC_CPU_IF);
 795         cpu_id = 1 << cpu_id;
 796         /* this always happens on GIC0 */
 797         writel_relaxed((cpu_id << 16) | irq, gic_data_dist_base(&gic_data[0]) + GIC_DIST_SOFTINT);
 798 }
 799
 800 /*
 801  * gic_get_cpu_id - get the CPU interface ID for the specified CPU
 802  *
 803  * @cpu: the logical CPU number to get the GIC ID for.
 804  *
 805  * Return the CPU interface ID for the given logical CPU number,
 806  * or -1 if the CPU number is too large or the interface ID is
 807  * unknown (more than one bit set).
 808  */
 809 int gic_get_cpu_id(unsigned int cpu)
 810 {
 811         unsigned int cpu_bit;
 812
 813         if (cpu >= NR_GIC_CPU_IF)
 814                 return -1;
 815         cpu_bit = gic_cpu_map[cpu];
 816         if (cpu_bit & (cpu_bit - 1))
 817                 return -1;
 818         return __ffs(cpu_bit);
 819 }
 820
 821 /*
 822  * gic_migrate_target - migrate IRQs to another CPU interface
 823  *
 824  * @new_cpu_id: the CPU target ID to migrate IRQs to
 825  *
 826  * Migrate all peripheral interrupts with a target matching the current CPU
 827  * to the interface corresponding to @new_cpu_id.  The CPU interface mapping
 828  * is also updated.  Targets to other CPU interfaces are unchanged.
 829  * This must be called with IRQs locally disabled.
 830  */
 831 void gic_migrate_target(unsigned int new_cpu_id)
 832 {
 833         unsigned int cur_cpu_id, gic_irqs, gic_nr = 0;
 834         void __iomem *dist_base;
 835         int i, ror_val, cpu = smp_processor_id();
 836         u32 val, cur_target_mask, active_mask;
 837
 838         if (gic_nr >= MAX_GIC_NR)
 839                 BUG();
 840
 841         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 842         if (!dist_base)
 843                 return;
 844         gic_irqs = gic_data[gic_nr].gic_irqs;
 845
 846         cur_cpu_id = __ffs(gic_cpu_map[cpu]);
 847         cur_target_mask = 0x01010101 << cur_cpu_id;
 848         ror_val = (cur_cpu_id - new_cpu_id) & 31;
 849
 850         raw_spin_lock(&irq_controller_lock);
 851
 852         /* Update the target interface for this logical CPU */
 853         gic_cpu_map[cpu] = 1 << new_cpu_id;
 854
 855         /*
 856          * Find all the peripheral interrupts targetting the current
 857          * CPU interface and migrate them to the new CPU interface.
 858          * We skip DIST_TARGET 0 to 7 as they are read-only.
 859          */
 860         for (i = 8; i < DIV_ROUND_UP(gic_irqs, 4); i++) {
 861                 val = readl_relaxed(dist_base + GIC_DIST_TARGET + i * 4);
 862                 active_mask = val & cur_target_mask;
 863                 if (active_mask) {
 864                         val &= ~active_mask;
 865                         val |= ror32(active_mask, ror_val);
 866                         writel_relaxed(val, dist_base + GIC_DIST_TARGET + i*4);
 867                 }
 868         }
 869
 870         raw_spin_unlock(&irq_controller_lock);
 871
 872         /*
 873          * Now let's migrate and clear any potential SGIs that might be
 874          * pending for us (cur_cpu_id).  Since GIC_DIST_SGI_PENDING_SET
 875          * is a banked register, we can only forward the SGI using
 876          * GIC_DIST_SOFTINT.  The original SGI source is lost but Linux
 877          * doesn't use that information anyway.
 878          *
 879          * For the same reason we do not adjust SGI source information
 880          * for previously sent SGIs by us to other CPUs either.
 881          */
 882         for (i = 0; i < 16; i += 4) {
 883                 int j;
 884                 val = readl_relaxed(dist_base + GIC_DIST_SGI_PENDING_SET + i);
 885                 if (!val)
 886                         continue;
 887                 writel_relaxed(val, dist_base + GIC_DIST_SGI_PENDING_CLEAR + i);
 888                 for (j = i; j < i + 4; j++) {
 889                         if (val & 0xff)
 890                                 writel_relaxed((1 << (new_cpu_id + 16)) | j,
 891                                                 dist_base + GIC_DIST_SOFTINT);
 892                         val >>= 8;
 893                 }
 894         }
 895 }
 896
 897 /*
 898  * gic_get_sgir_physaddr - get the physical address for the SGI register
 899  *
 900  * REturn the physical address of the SGI register to be used
 901  * by some early assembly code when the kernel is not yet available.
 902  */
 903 static unsigned long gic_dist_physaddr;
 904
 905 unsigned long gic_get_sgir_physaddr(void)
 906 {
 907         if (!gic_dist_physaddr)
 908                 return 0;
 909         return gic_dist_physaddr + GIC_DIST_SOFTINT;
 910 }
 911
 912 void __init gic_init_physaddr(struct device_node *node)
 913 {
 914         struct resource res;
 915         if (of_address_to_resource(node, 0, &res) == 0) {
 916                 gic_dist_physaddr = res.start;
 917                 pr_info("GIC physical location is %#lx\n", gic_dist_physaddr);
 918         }
 919 }
 920
 921 #else
 922 #define gic_init_physaddr(node)  do { } while (0)
 923 #endif
 924
 925 static int gic_irq_domain_map(struct irq_domain *d, unsigned int irq,
 926                                 irq_hw_number_t hw)
 927 {
 928         struct gic_chip_data *gic = d->host_data;
 929
 930         if (hw < 32) {
 931                 irq_set_percpu_devid(irq);
 932                 irq_domain_set_info(d, irq, hw, &gic->chip, d->host_data,
 933                                     handle_percpu_devid_irq, NULL, NULL);
 934                 irq_set_status_flags(irq, IRQ_NOAUTOEN);
 935         } else {
 936                 irq_domain_set_info(d, irq, hw, &gic->chip, d->host_data,
 937                                     handle_fasteoi_irq, NULL, NULL);
 938                 irq_set_probe(irq);
 939         }
 940         return 0;
 941 }
 942
 943 static void gic_irq_domain_unmap(struct irq_domain *d, unsigned int irq)
 944 {
 945 }
 946
 947 static int gic_irq_domain_translate(struct irq_domain *d,
 948                                     struct irq_fwspec *fwspec,
 949                                     unsigned long *hwirq,
 950                                     unsigned int *type)
 951 {
 952         if (is_of_node(fwspec->fwnode)) {
 953                 if (fwspec->param_count < 3)
 954                         return -EINVAL;
 955
 956                 /* Get the interrupt number and add 16 to skip over SGIs */
 957                 *hwirq = fwspec->param[1] + 16;
 958
 959                 /*
 960                  * For SPIs, we need to add 16 more to get the GIC irq
 961                  * ID number
 962                  */
 963                 if (!fwspec->param[0])
 964                         *hwirq += 16;
 965
 966                 *type = fwspec->param[2] & IRQ_TYPE_SENSE_MASK;
 967                 return 0;
 968         }
 969
 970         if (fwspec->fwnode->type == FWNODE_IRQCHIP) {
 971                 if(fwspec->param_count != 2)
 972                         return -EINVAL;
 973
 974                 *hwirq = fwspec->param[0];
 975                 *type = fwspec->param[1];
 976                 return 0;
 977         }
 978
 979         return -EINVAL;
 980 }
 981
 982 #ifdef CONFIG_SMP
 983 static int gic_secondary_init(struct notifier_block *nfb, unsigned long action,
 984                               void *hcpu)
 985 {
 986         if (action == CPU_STARTING || action == CPU_STARTING_FROZEN)
 987                 gic_cpu_init(&gic_data[0]);
 988         return NOTIFY_OK;
 989 }
 990
 991 /*
 992  * Notifier for enabling the GIC CPU interface. Set an arbitrarily high
 993  * priority because the GIC needs to be up before the ARM generic timers.
 994  */
 995 static struct notifier_block gic_cpu_notifier = {
 996         .notifier_call = gic_secondary_init,
 997         .priority = 100,
 998 };
 999 #endif
1000
1001 static int gic_irq_domain_alloc(struct irq_domain *domain, unsigned int virq,
1002                                 unsigned int nr_irqs, void *arg)
1003 {
1004         int i, ret;
1005         irq_hw_number_t hwirq;
1006         unsigned int type = IRQ_TYPE_NONE;
1007         struct irq_fwspec *fwspec = arg;
1008
1009         ret = gic_irq_domain_translate(domain, fwspec, &hwirq, &type);
1010         if (ret)
1011                 return ret;
1012
1013         for (i = 0; i < nr_irqs; i++)
1014                 gic_irq_domain_map(domain, virq + i, hwirq + i);
1015
1016         return 0;
1017 }
1018
1019 static const struct irq_domain_ops gic_irq_domain_hierarchy_ops = {
1020         .translate = gic_irq_domain_translate,
1021         .alloc = gic_irq_domain_alloc,
1022         .free = irq_domain_free_irqs_top,
1023 };
1024
1025 static const struct irq_domain_ops gic_irq_domain_ops = {
1026         .map = gic_irq_domain_map,
1027         .unmap = gic_irq_domain_unmap,
1028 };
1029
1030 static void __init __gic_init_bases(unsigned int gic_nr, int irq_start,
1031                            void __iomem *dist_base, void __iomem *cpu_base,
1032                            u32 percpu_offset, struct fwnode_handle *handle)
1033 {
1034         irq_hw_number_t hwirq_base;
1035         struct gic_chip_data *gic;
1036         int gic_irqs, irq_base, i;
1037
1038         BUG_ON(gic_nr >= MAX_GIC_NR);
1039
1040         gic_check_cpu_features();
1041
1042         gic = &gic_data[gic_nr];
1043
1044         /* Initialize irq_chip */
1045         if (static_key_true(&supports_deactivate) && gic_nr == 0) {
1046                 gic->chip = gic_eoimode1_chip;
1047         } else {
1048                 gic->chip = gic_chip;
1049                 gic->chip.name = kasprintf(GFP_KERNEL, "GIC-%d", gic_nr);
1050         }
1051
1052 #ifdef CONFIG_GIC_NON_BANKED
1053         if (percpu_offset) { /* Frankein-GIC without banked registers... */
1054                 unsigned int cpu;
1055
1056                 gic->dist_base.percpu_base = alloc_percpu(void __iomem *);
1057                 gic->cpu_base.percpu_base = alloc_percpu(void __iomem *);
1058                 if (WARN_ON(!gic->dist_base.percpu_base ||
1059                             !gic->cpu_base.percpu_base)) {
1060                         free_percpu(gic->dist_base.percpu_base);
1061                         free_percpu(gic->cpu_base.percpu_base);
1062                         return;
1063                 }
1064
1065                 for_each_possible_cpu(cpu) {
1066                         u32 mpidr = cpu_logical_map(cpu);
1067                         u32 core_id = MPIDR_AFFINITY_LEVEL(mpidr, 0);
1068                         unsigned long offset = percpu_offset * core_id;
1069                         *per_cpu_ptr(gic->dist_base.percpu_base, cpu) = dist_base + offset;
1070                         *per_cpu_ptr(gic->cpu_base.percpu_base, cpu) = cpu_base + offset;
1071                 }
1072
1073                 gic_set_base_accessor(gic, gic_get_percpu_base);
1074         } else
1075 #endif
1076         {                       /* Normal, sane GIC... */
1077                 WARN(percpu_offset,
1078                      "GIC_NON_BANKED not enabled, ignoring %08x offset!",
1079                      percpu_offset);
1080                 gic->dist_base.common_base = dist_base;
1081                 gic->cpu_base.common_base = cpu_base;
1082                 gic_set_base_accessor(gic, gic_get_common_base);
1083         }
1084
1085         /*
1086          * Find out how many interrupts are supported.
1087          * The GIC only supports up to 1020 interrupt sources.
1088          */
1089         gic_irqs = readl_relaxed(gic_data_dist_base(gic) + GIC_DIST_CTR) & 0x1f;
1090         gic_irqs = (gic_irqs + 1) * 32;
1091         if (gic_irqs > 1020)
1092                 gic_irqs = 1020;
1093         gic->gic_irqs = gic_irqs;
1094
1095         if (handle) {           /* DT/ACPI */
1096                 gic->domain = irq_domain_create_linear(handle, gic_irqs,
1097                                                        &gic_irq_domain_hierarchy_ops,
1098                                                        gic);
1099         } else {                /* Legacy support */
1100                 /*
1101                  * For primary GICs, skip over SGIs.
1102                  * For secondary GICs, skip over PPIs, too.
1103                  */
1104                 if (gic_nr == 0 && (irq_start & 31) > 0) {
1105                         hwirq_base = 16;
1106                         if (irq_start != -1)
1107                                 irq_start = (irq_start & ~31) + 16;
1108                 } else {
1109                         hwirq_base = 32;
1110                 }
1111
1112                 gic_irqs -= hwirq_base; /* calculate # of irqs to allocate */
1113
1114                 irq_base = irq_alloc_descs(irq_start, 16, gic_irqs,
1115                                            numa_node_id());
1116                 if (IS_ERR_VALUE(irq_base)) {
1117                         WARN(1, "Cannot allocate irq_descs @ IRQ%d, assuming pre-allocated\n",
1118                              irq_start);
1119                         irq_base = irq_start;
1120                 }
1121
1122                 gic->domain = irq_domain_add_legacy(NULL, gic_irqs, irq_base,
1123                                         hwirq_base, &gic_irq_domain_ops, gic);
1124         }
1125
1126         if (WARN_ON(!gic->domain))
1127                 return;
1128
1129         if (gic_nr == 0) {
1130                 /*
1131                  * Initialize the CPU interface map to all CPUs.
1132                  * It will be refined as each CPU probes its ID.
1133                  * This is only necessary for the primary GIC.
1134                  */
1135                 for (i = 0; i < NR_GIC_CPU_IF; i++)
1136                         gic_cpu_map[i] = 0xff;
1137 #ifdef CONFIG_SMP
1138                 set_smp_cross_call(gic_raise_softirq);
1139                 register_cpu_notifier(&gic_cpu_notifier);
1140 #endif
1141                 set_handle_irq(gic_handle_irq);
1142                 if (static_key_true(&supports_deactivate))
1143                         pr_info("GIC: Using split EOI/Deactivate mode\n");
1144         }
1145
1146         gic_dist_init(gic);
1147         gic_cpu_init(gic);
1148         gic_pm_init(gic);
1149 }
1150
1151 void __init gic_init(unsigned int gic_nr, int irq_start,
1152                      void __iomem *dist_base, void __iomem *cpu_base)
1153 {
1154         /*
1155          * Non-DT/ACPI systems won't run a hypervisor, so let's not
1156          * bother with these...
1157          */
1158         static_key_slow_dec(&supports_deactivate);
1159         __gic_init_bases(gic_nr, irq_start, dist_base, cpu_base, 0, NULL);
1160 }
1161
1162 #ifdef CONFIG_OF
1163 static int gic_cnt __initdata;
1164
1165 static bool gic_check_eoimode(struct device_node *node, void __iomem **base)
1166 {
1167         struct resource cpuif_res;
1168
1169         of_address_to_resource(node, 1, &cpuif_res);
1170
1171         if (!is_hyp_mode_available())
1172                 return false;
1173         if (resource_size(&cpuif_res) < SZ_8K)
1174                 return false;
1175         if (resource_size(&cpuif_res) == SZ_128K) {
1176                 u32 val_low, val_high;
1177
1178                 /*
1179                  * Verify that we have the first 4kB of a GIC400
1180                  * aliased over the first 64kB by checking the
1181                  * GICC_IIDR register on both ends.
1182                  */
1183                 val_low = readl_relaxed(*base + GIC_CPU_IDENT);
1184                 val_high = readl_relaxed(*base + GIC_CPU_IDENT + 0xf000);
1185                 if ((val_low & 0xffff0fff) != 0x0202043B ||
1186                     val_low != val_high)
1187                         return false;
1188
1189                 /*
1190                  * Move the base up by 60kB, so that we have a 8kB
1191                  * contiguous region, which allows us to use GICC_DIR
1192                  * at its normal offset. Please pass me that bucket.
1193                  */
1194                 *base += 0xf000;
1195                 cpuif_res.start += 0xf000;
1196                 pr_warn("GIC: Adjusting CPU interface base to %pa",
1197                         &cpuif_res.start);
1198         }
1199
1200         return true;
1201 }
1202
1203 int __init
1204 gic_of_init(struct device_node *node, struct device_node *parent)
1205 {
1206         void __iomem *cpu_base;
1207         void __iomem *dist_base;
1208         u32 percpu_offset;
1209         int irq;
1210
1211         if (WARN_ON(!node))
1212                 return -ENODEV;
1213
1214         dist_base = of_iomap(node, 0);
1215         WARN(!dist_base, "unable to map gic dist registers\n");
1216
1217         cpu_base = of_iomap(node, 1);
1218         WARN(!cpu_base, "unable to map gic cpu registers\n");
1219
1220         /*
1221          * Disable split EOI/Deactivate if either HYP is not available
1222          * or the CPU interface is too small.
1223          */
1224         if (gic_cnt == 0 && !gic_check_eoimode(node, &cpu_base))
1225                 static_key_slow_dec(&supports_deactivate);
1226
1227         if (of_property_read_u32(node, "cpu-offset", &percpu_offset))
1228                 percpu_offset = 0;
1229
1230         __gic_init_bases(gic_cnt, -1, dist_base, cpu_base, percpu_offset,
1231                          &node->fwnode);
1232         if (!gic_cnt)
1233                 gic_init_physaddr(node);
1234
1235         if (parent) {
1236                 irq = irq_of_parse_and_map(node, 0);
1237                 gic_cascade_irq(gic_cnt, irq);
1238         }
1239
1240         if (IS_ENABLED(CONFIG_ARM_GIC_V2M))
1241                 gicv2m_of_init(node, gic_data[gic_cnt].domain);
1242
1243         gic_cnt++;
1244         return 0;
1245 }
1246 IRQCHIP_DECLARE(gic_400, "arm,gic-400", gic_of_init);
1247 IRQCHIP_DECLARE(arm11mp_gic, "arm,arm11mp-gic", gic_of_init);
1248 IRQCHIP_DECLARE(arm1176jzf_dc_gic, "arm,arm1176jzf-devchip-gic", gic_of_init);
1249 IRQCHIP_DECLARE(cortex_a15_gic, "arm,cortex-a15-gic", gic_of_init);
1250 IRQCHIP_DECLARE(cortex_a9_gic, "arm,cortex-a9-gic", gic_of_init);
1251 IRQCHIP_DECLARE(cortex_a7_gic, "arm,cortex-a7-gic", gic_of_init);
1252 IRQCHIP_DECLARE(msm_8660_qgic, "qcom,msm-8660-qgic", gic_of_init);
1253 IRQCHIP_DECLARE(msm_qgic2, "qcom,msm-qgic2", gic_of_init);
1254 IRQCHIP_DECLARE(pl390, "arm,pl390", gic_of_init);
1255
1256 #endif
1257
1258 #ifdef CONFIG_ACPI
1259 static phys_addr_t cpu_phy_base __initdata;
1260
1261 static int __init
1262 gic_acpi_parse_madt_cpu(struct acpi_subtable_header *header,
1263                         const unsigned long end)
1264 {
1265         struct acpi_madt_generic_interrupt *processor;
1266         phys_addr_t gic_cpu_base;
1267         static int cpu_base_assigned;
1268
1269         processor = (struct acpi_madt_generic_interrupt *)header;
1270
1271         if (BAD_MADT_GICC_ENTRY(processor, end))
1272                 return -EINVAL;
1273
1274         /*
1275          * There is no support for non-banked GICv1/2 register in ACPI spec.
1276          * All CPU interface addresses have to be the same.
1277          */
1278         gic_cpu_base = processor->base_address;
1279         if (cpu_base_assigned && gic_cpu_base != cpu_phy_base)
1280                 return -EINVAL;
1281
1282         cpu_phy_base = gic_cpu_base;
1283         cpu_base_assigned = 1;
1284         return 0;
1285 }
1286
1287 /* The things you have to do to just *count* something... */
1288 static int __init acpi_dummy_func(struct acpi_subtable_header *header,
1289                                   const unsigned long end)
1290 {
1291         return 0;
1292 }
1293
1294 static bool __init acpi_gic_redist_is_present(void)
1295 {
1296         return acpi_table_parse_madt(ACPI_MADT_TYPE_GENERIC_REDISTRIBUTOR,
1297                                      acpi_dummy_func, 0) > 0;
1298 }
1299
1300 static bool __init gic_validate_dist(struct acpi_subtable_header *header,
1301                                      struct acpi_probe_entry *ape)
1302 {
1303         struct acpi_madt_generic_distributor *dist;
1304         dist = (struct acpi_madt_generic_distributor *)header;
1305
1306         return (dist->version == ape->driver_data &&
1307                 (dist->version != ACPI_MADT_GIC_VERSION_NONE ||
1308                  !acpi_gic_redist_is_present()));
1309 }
1310
1311 #define ACPI_GICV2_DIST_MEM_SIZE        (SZ_4K)
1312 #define ACPI_GIC_CPU_IF_MEM_SIZE        (SZ_8K)
1313
1314 static int __init gic_v2_acpi_init(struct acpi_subtable_header *header,
1315                                    const unsigned long end)
1316 {
1317         struct acpi_madt_generic_distributor *dist;
1318         void __iomem *cpu_base, *dist_base;
1319         struct fwnode_handle *domain_handle;
1320         int count;
1321
1322         /* Collect CPU base addresses */
1323         count = acpi_table_parse_madt(ACPI_MADT_TYPE_GENERIC_INTERRUPT,
1324                                       gic_acpi_parse_madt_cpu, 0);
1325         if (count <= 0) {
1326                 pr_err("No valid GICC entries exist\n");
1327                 return -EINVAL;
1328         }
1329
1330         cpu_base = ioremap(cpu_phy_base, ACPI_GIC_CPU_IF_MEM_SIZE);
1331         if (!cpu_base) {
1332                 pr_err("Unable to map GICC registers\n");
1333                 return -ENOMEM;
1334         }
1335
1336         dist = (struct acpi_madt_generic_distributor *)header;
1337         dist_base = ioremap(dist->base_address, ACPI_GICV2_DIST_MEM_SIZE);
1338         if (!dist_base) {
1339                 pr_err("Unable to map GICD registers\n");
1340                 iounmap(cpu_base);
1341                 return -ENOMEM;
1342         }
1343
1344         /*
1345          * Disable split EOI/Deactivate if HYP is not available. ACPI
1346          * guarantees that we'll always have a GICv2, so the CPU
1347          * interface will always be the right size.
1348          */
1349         if (!is_hyp_mode_available())
1350                 static_key_slow_dec(&supports_deactivate);
1351
1352         /*
1353          * Initialize GIC instance zero (no multi-GIC support).
1354          */
1355         domain_handle = irq_domain_alloc_fwnode(dist_base);
1356         if (!domain_handle) {
1357                 pr_err("Unable to allocate domain handle\n");
1358                 iounmap(cpu_base);
1359                 iounmap(dist_base);
1360                 return -ENOMEM;
1361         }
1362
1363         __gic_init_bases(0, -1, dist_base, cpu_base, 0, domain_handle);
1364
1365         acpi_set_irq_model(ACPI_IRQ_MODEL_GIC, domain_handle);
1366         return 0;
1367 }
1368 IRQCHIP_ACPI_DECLARE(gic_v2, ACPI_MADT_TYPE_GENERIC_DISTRIBUTOR,
1369                      gic_validate_dist, ACPI_MADT_GIC_VERSION_V2,
1370                      gic_v2_acpi_init);
1371 IRQCHIP_ACPI_DECLARE(gic_v2_maybe, ACPI_MADT_TYPE_GENERIC_DISTRIBUTOR,
1372                      gic_validate_dist, ACPI_MADT_GIC_VERSION_NONE,
1373                      gic_v2_acpi_init);
1374 #endif