arch/mips/mm/tlbex.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Synthesize TLB refill handlers at runtime.
   7  *
   8  * Copyright (C) 2004, 2005, 2006, 2008  Thiemo Seufer
   9  * Copyright (C) 2005, 2007, 2008, 2009  Maciej W. Rozycki
  10  * Copyright (C) 2006  Ralf Baechle (ralf@linux-mips.org)
  11  * Copyright (C) 2008, 2009 Cavium Networks, Inc.
  12  * Copyright (C) 2011  MIPS Technologies, Inc.
  13  *
  14  * ... and the days got worse and worse and now you see
  15  * I've gone completly out of my mind.
  16  *
  17  * They're coming to take me a away haha
  18  * they're coming to take me a away hoho hihi haha
  19  * to the funny farm where code is beautiful all the time ...
  20  *
  21  * (Condolences to Napoleon XIV)
  22  */
  23
  24 #include <linux/bug.h>
  25 #include <linux/kernel.h>
  26 #include <linux/types.h>
  27 #include <linux/smp.h>
  28 #include <linux/string.h>
  29 #include <linux/init.h>
  30 #include <linux/cache.h>
  31
  32 #include <asm/cacheflush.h>
  33 #include <asm/cpu-type.h>
  34 #include <asm/pgtable.h>
  35 #include <asm/war.h>
  36 #include <asm/uasm.h>
  37 #include <asm/setup.h>
  38
  39 /*
  40  * TLB load/store/modify handlers.
  41  *
  42  * Only the fastpath gets synthesized at runtime, the slowpath for
  43  * do_page_fault remains normal asm.
  44  */
  45 extern void tlb_do_page_fault_0(void);
  46 extern void tlb_do_page_fault_1(void);
  47
  48 struct work_registers {
  49         int r1;
  50         int r2;
  51         int r3;
  52 };
  53
  54 struct tlb_reg_save {
  55         unsigned long a;
  56         unsigned long b;
  57 } ____cacheline_aligned_in_smp;
  58
  59 static struct tlb_reg_save handler_reg_save[NR_CPUS];
  60
  61 static inline int r45k_bvahwbug(void)
  62 {
  63         /* XXX: We should probe for the presence of this bug, but we don't. */
  64         return 0;
  65 }
  66
  67 static inline int r4k_250MHZhwbug(void)
  68 {
  69         /* XXX: We should probe for the presence of this bug, but we don't. */
  70         return 0;
  71 }
  72
  73 static inline int __maybe_unused bcm1250_m3_war(void)
  74 {
  75         return BCM1250_M3_WAR;
  76 }
  77
  78 static inline int __maybe_unused r10000_llsc_war(void)
  79 {
  80         return R10000_LLSC_WAR;
  81 }
  82
  83 static int use_bbit_insns(void)
  84 {
  85         switch (current_cpu_type()) {
  86         case CPU_CAVIUM_OCTEON:
  87         case CPU_CAVIUM_OCTEON_PLUS:
  88         case CPU_CAVIUM_OCTEON2:
  89         case CPU_CAVIUM_OCTEON3:
  90                 return 1;
  91         default:
  92                 return 0;
  93         }
  94 }
  95
  96 static int use_lwx_insns(void)
  97 {
  98         switch (current_cpu_type()) {
  99         case CPU_CAVIUM_OCTEON2:
 100         case CPU_CAVIUM_OCTEON3:
 101                 return 1;
 102         default:
 103                 return 0;
 104         }
 105 }
 106 #if defined(CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE) && \
 107     CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE > 0
 108 static bool scratchpad_available(void)
 109 {
 110         return true;
 111 }
 112 static int scratchpad_offset(int i)
 113 {
 114         /*
 115          * CVMSEG starts at address -32768 and extends for
 116          * CAVIUM_OCTEON_CVMSEG_SIZE 128 byte cache lines.
 117          */
 118         i += 1; /* Kernel use starts at the top and works down. */
 119         return CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE * 128 - (8 * i) - 32768;
 120 }
 121 #else
 122 static bool scratchpad_available(void)
 123 {
 124         return false;
 125 }
 126 static int scratchpad_offset(int i)
 127 {
 128         BUG();
 129         /* Really unreachable, but evidently some GCC want this. */
 130         return 0;
 131 }
 132 #endif
 133 /*
 134  * Found by experiment: At least some revisions of the 4kc throw under
 135  * some circumstances a machine check exception, triggered by invalid
 136  * values in the index register.  Delaying the tlbp instruction until
 137  * after the next branch,  plus adding an additional nop in front of
 138  * tlbwi/tlbwr avoids the invalid index register values. Nobody knows
 139  * why; it's not an issue caused by the core RTL.
 140  *
 141  */
 142 static int m4kc_tlbp_war(void)
 143 {
 144         return (current_cpu_data.processor_id & 0xffff00) ==
 145                (PRID_COMP_MIPS | PRID_IMP_4KC);
 146 }
 147
 148 /* Handle labels (which must be positive integers). */
 149 enum label_id {
 150         label_second_part = 1,
 151         label_leave,
 152         label_vmalloc,
 153         label_vmalloc_done,
 154         label_tlbw_hazard_0,
 155         label_split = label_tlbw_hazard_0 + 8,
 156         label_tlbl_goaround1,
 157         label_tlbl_goaround2,
 158         label_nopage_tlbl,
 159         label_nopage_tlbs,
 160         label_nopage_tlbm,
 161         label_smp_pgtable_change,
 162         label_r3000_write_probe_fail,
 163         label_large_segbits_fault,
 164 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 165         label_tlb_huge_update,
 166 #endif
 167 };
 168
 169 UASM_L_LA(_second_part)
 170 UASM_L_LA(_leave)
 171 UASM_L_LA(_vmalloc)
 172 UASM_L_LA(_vmalloc_done)
 173 /* _tlbw_hazard_x is handled differently.  */
 174 UASM_L_LA(_split)
 175 UASM_L_LA(_tlbl_goaround1)
 176 UASM_L_LA(_tlbl_goaround2)
 177 UASM_L_LA(_nopage_tlbl)
 178 UASM_L_LA(_nopage_tlbs)
 179 UASM_L_LA(_nopage_tlbm)
 180 UASM_L_LA(_smp_pgtable_change)
 181 UASM_L_LA(_r3000_write_probe_fail)
 182 UASM_L_LA(_large_segbits_fault)
 183 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 184 UASM_L_LA(_tlb_huge_update)
 185 #endif
 186
 187 static int hazard_instance;
 188
 189 static void uasm_bgezl_hazard(u32 **p, struct uasm_reloc **r, int instance)
 190 {
 191         switch (instance) {
 192         case 0 ... 7:
 193                 uasm_il_bgezl(p, r, 0, label_tlbw_hazard_0 + instance);
 194                 return;
 195         default:
 196                 BUG();
 197         }
 198 }
 199
 200 static void uasm_bgezl_label(struct uasm_label **l, u32 **p, int instance)
 201 {
 202         switch (instance) {
 203         case 0 ... 7:
 204                 uasm_build_label(l, *p, label_tlbw_hazard_0 + instance);
 205                 break;
 206         default:
 207                 BUG();
 208         }
 209 }
 210
 211 /*
 212  * pgtable bits are assigned dynamically depending on processor feature
 213  * and statically based on kernel configuration.  This spits out the actual
 214  * values the kernel is using.  Required to make sense from disassembled
 215  * TLB exception handlers.
 216  */
 217 static void output_pgtable_bits_defines(void)
 218 {
 219 #define pr_define(fmt, ...)                                     \
 220         pr_debug("#define " fmt, ##__VA_ARGS__)
 221
 222         pr_debug("#include <asm/asm.h>\n");
 223         pr_debug("#include <asm/regdef.h>\n");
 224         pr_debug("\n");
 225
 226         pr_define("_PAGE_PRESENT_SHIFT %d\n", _PAGE_PRESENT_SHIFT);
 227         pr_define("_PAGE_READ_SHIFT %d\n", _PAGE_READ_SHIFT);
 228         pr_define("_PAGE_WRITE_SHIFT %d\n", _PAGE_WRITE_SHIFT);
 229         pr_define("_PAGE_ACCESSED_SHIFT %d\n", _PAGE_ACCESSED_SHIFT);
 230         pr_define("_PAGE_MODIFIED_SHIFT %d\n", _PAGE_MODIFIED_SHIFT);
 231 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 232         pr_define("_PAGE_HUGE_SHIFT %d\n", _PAGE_HUGE_SHIFT);
 233         pr_define("_PAGE_SPLITTING_SHIFT %d\n", _PAGE_SPLITTING_SHIFT);
 234 #endif
 235         if (cpu_has_rixi) {
 236 #ifdef _PAGE_NO_EXEC_SHIFT
 237                 pr_define("_PAGE_NO_EXEC_SHIFT %d\n", _PAGE_NO_EXEC_SHIFT);
 238 #endif
 239 #ifdef _PAGE_NO_READ_SHIFT
 240                 pr_define("_PAGE_NO_READ_SHIFT %d\n", _PAGE_NO_READ_SHIFT);
 241 #endif
 242         }
 243         pr_define("_PAGE_GLOBAL_SHIFT %d\n", _PAGE_GLOBAL_SHIFT);
 244         pr_define("_PAGE_VALID_SHIFT %d\n", _PAGE_VALID_SHIFT);
 245         pr_define("_PAGE_DIRTY_SHIFT %d\n", _PAGE_DIRTY_SHIFT);
 246         pr_define("_PFN_SHIFT %d\n", _PFN_SHIFT);
 247         pr_debug("\n");
 248 }
 249
 250 static inline void dump_handler(const char *symbol, const u32 *handler, int count)
 251 {
 252         int i;
 253
 254         pr_debug("LEAF(%s)\n", symbol);
 255
 256         pr_debug("\t.set push\n");
 257         pr_debug("\t.set noreorder\n");
 258
 259         for (i = 0; i < count; i++)
 260                 pr_debug("\t.word\t0x%08x\t\t# %p\n", handler[i], &handler[i]);
 261
 262         pr_debug("\t.set\tpop\n");
 263
 264         pr_debug("\tEND(%s)\n", symbol);
 265 }
 266
 267 /* The only general purpose registers allowed in TLB handlers. */
 268 #define K0              26
 269 #define K1              27
 270
 271 /* Some CP0 registers */
 272 #define C0_INDEX        0, 0
 273 #define C0_ENTRYLO0     2, 0
 274 #define C0_TCBIND       2, 2
 275 #define C0_ENTRYLO1     3, 0
 276 #define C0_CONTEXT      4, 0
 277 #define C0_PAGEMASK     5, 0
 278 #define C0_BADVADDR     8, 0
 279 #define C0_ENTRYHI      10, 0
 280 #define C0_EPC          14, 0
 281 #define C0_XCONTEXT     20, 0
 282
 283 #ifdef CONFIG_64BIT
 284 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_XCONTEXT)
 285 #else
 286 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_CONTEXT)
 287 #endif
 288
 289 /* The worst case length of the handler is around 18 instructions for
 290  * R3000-style TLBs and up to 63 instructions for R4000-style TLBs.
 291  * Maximum space available is 32 instructions for R3000 and 64
 292  * instructions for R4000.
 293  *
 294  * We deliberately chose a buffer size of 128, so we won't scribble
 295  * over anything important on overflow before we panic.
 296  */
 297 static u32 tlb_handler[128];
 298
 299 /* simply assume worst case size for labels and relocs */
 300 static struct uasm_label labels[128];
 301 static struct uasm_reloc relocs[128];
 302
 303 static int check_for_high_segbits;
 304
 305 static unsigned int kscratch_used_mask;
 306
 307 static inline int __maybe_unused c0_kscratch(void)
 308 {
 309         switch (current_cpu_type()) {
 310         case CPU_XLP:
 311         case CPU_XLR:
 312                 return 22;
 313         default:
 314                 return 31;
 315         }
 316 }
 317
 318 static int allocate_kscratch(void)
 319 {
 320         int r;
 321         unsigned int a = cpu_data[0].kscratch_mask & ~kscratch_used_mask;
 322
 323         r = ffs(a);
 324
 325         if (r == 0)
 326                 return -1;
 327
 328         r--; /* make it zero based */
 329
 330         kscratch_used_mask |= (1 << r);
 331
 332         return r;
 333 }
 334
 335 static int scratch_reg;
 336 static int pgd_reg;
 337 enum vmalloc64_mode {not_refill, refill_scratch, refill_noscratch};
 338
 339 static struct work_registers build_get_work_registers(u32 **p)
 340 {
 341         struct work_registers r;
 342
 343         if (scratch_reg >= 0) {
 344                 /* Save in CPU local C0_KScratch? */
 345                 UASM_i_MTC0(p, 1, c0_kscratch(), scratch_reg);
 346                 r.r1 = K0;
 347                 r.r2 = K1;
 348                 r.r3 = 1;
 349                 return r;
 350         }
 351
 352         if (num_possible_cpus() > 1) {
 353                 /* Get smp_processor_id */
 354                 UASM_i_CPUID_MFC0(p, K0, SMP_CPUID_REG);
 355                 UASM_i_SRL_SAFE(p, K0, K0, SMP_CPUID_REGSHIFT);
 356
 357                 /* handler_reg_save index in K0 */
 358                 UASM_i_SLL(p, K0, K0, ilog2(sizeof(struct tlb_reg_save)));
 359
 360                 UASM_i_LA(p, K1, (long)&handler_reg_save);
 361                 UASM_i_ADDU(p, K0, K0, K1);
 362         } else {
 363                 UASM_i_LA(p, K0, (long)&handler_reg_save);
 364         }
 365         /* K0 now points to save area, save $1 and $2  */
 366         UASM_i_SW(p, 1, offsetof(struct tlb_reg_save, a), K0);
 367         UASM_i_SW(p, 2, offsetof(struct tlb_reg_save, b), K0);
 368
 369         r.r1 = K1;
 370         r.r2 = 1;
 371         r.r3 = 2;
 372         return r;
 373 }
 374
 375 static void build_restore_work_registers(u32 **p)
 376 {
 377         if (scratch_reg >= 0) {
 378                 UASM_i_MFC0(p, 1, c0_kscratch(), scratch_reg);
 379                 return;
 380         }
 381         /* K0 already points to save area, restore $1 and $2  */
 382         UASM_i_LW(p, 1, offsetof(struct tlb_reg_save, a), K0);
 383         UASM_i_LW(p, 2, offsetof(struct tlb_reg_save, b), K0);
 384 }
 385
 386 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
 387
 388 /*
 389  * CONFIG_MIPS_PGD_C0_CONTEXT implies 64 bit and lack of pgd_current,
 390  * we cannot do r3000 under these circumstances.
 391  *
 392  * Declare pgd_current here instead of including mmu_context.h to avoid type
 393  * conflicts for tlbmiss_handler_setup_pgd
 394  */
 395 extern unsigned long pgd_current[];
 396
 397 /*
 398  * The R3000 TLB handler is simple.
 399  */
 400 static void build_r3000_tlb_refill_handler(void)
 401 {
 402         long pgdc = (long)pgd_current;
 403         u32 *p;
 404
 405         memset(tlb_handler, 0, sizeof(tlb_handler));
 406         p = tlb_handler;
 407
 408         uasm_i_mfc0(&p, K0, C0_BADVADDR);
 409         uasm_i_lui(&p, K1, uasm_rel_hi(pgdc)); /* cp0 delay */
 410         uasm_i_lw(&p, K1, uasm_rel_lo(pgdc), K1);
 411         uasm_i_srl(&p, K0, K0, 22); /* load delay */
 412         uasm_i_sll(&p, K0, K0, 2);
 413         uasm_i_addu(&p, K1, K1, K0);
 414         uasm_i_mfc0(&p, K0, C0_CONTEXT);
 415         uasm_i_lw(&p, K1, 0, K1); /* cp0 delay */
 416         uasm_i_andi(&p, K0, K0, 0xffc); /* load delay */
 417         uasm_i_addu(&p, K1, K1, K0);
 418         uasm_i_lw(&p, K0, 0, K1);
 419         uasm_i_nop(&p); /* load delay */
 420         uasm_i_mtc0(&p, K0, C0_ENTRYLO0);
 421         uasm_i_mfc0(&p, K1, C0_EPC); /* cp0 delay */
 422         uasm_i_tlbwr(&p); /* cp0 delay */
 423         uasm_i_jr(&p, K1);
 424         uasm_i_rfe(&p); /* branch delay */
 425
 426         if (p > tlb_handler + 32)
 427                 panic("TLB refill handler space exceeded");
 428
 429         pr_debug("Wrote TLB refill handler (%u instructions).\n",
 430                  (unsigned int)(p - tlb_handler));
 431
 432         memcpy((void *)ebase, tlb_handler, 0x80);
 433
 434         dump_handler("r3000_tlb_refill", (u32 *)ebase, 32);
 435 }
 436 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
 437
 438 /*
 439  * The R4000 TLB handler is much more complicated. We have two
 440  * consecutive handler areas with 32 instructions space each.
 441  * Since they aren't used at the same time, we can overflow in the
 442  * other one.To keep things simple, we first assume linear space,
 443  * then we relocate it to the final handler layout as needed.
 444  */
 445 static u32 final_handler[64];
 446
 447 /*
 448  * Hazards
 449  *
 450  * From the IDT errata for the QED RM5230 (Nevada), processor revision 1.0:
 451  * 2. A timing hazard exists for the TLBP instruction.
 452  *
 453  *      stalling_instruction
 454  *      TLBP
 455  *
 456  * The JTLB is being read for the TLBP throughout the stall generated by the
 457  * previous instruction. This is not really correct as the stalling instruction
 458  * can modify the address used to access the JTLB.  The failure symptom is that
 459  * the TLBP instruction will use an address created for the stalling instruction
 460  * and not the address held in C0_ENHI and thus report the wrong results.
 461  *
 462  * The software work-around is to not allow the instruction preceding the TLBP
 463  * to stall - make it an NOP or some other instruction guaranteed not to stall.
 464  *
 465  * Errata 2 will not be fixed.  This errata is also on the R5000.
 466  *
 467  * As if we MIPS hackers wouldn't know how to nop pipelines happy ...
 468  */
 469 static void __maybe_unused build_tlb_probe_entry(u32 **p)
 470 {
 471         switch (current_cpu_type()) {
 472         /* Found by experiment: R4600 v2.0/R4700 needs this, too.  */
 473         case CPU_R4600:
 474         case CPU_R4700:
 475         case CPU_R5000:
 476         case CPU_NEVADA:
 477                 uasm_i_nop(p);
 478                 uasm_i_tlbp(p);
 479                 break;
 480
 481         default:
 482                 uasm_i_tlbp(p);
 483                 break;
 484         }
 485 }
 486
 487 /*
 488  * Write random or indexed TLB entry, and care about the hazards from
 489  * the preceding mtc0 and for the following eret.
 490  */
 491 enum tlb_write_entry { tlb_random, tlb_indexed };
 492
 493 static void build_tlb_write_entry(u32 **p, struct uasm_label **l,
 494                                   struct uasm_reloc **r,
 495                                   enum tlb_write_entry wmode)
 496 {
 497         void(*tlbw)(u32 **) = NULL;
 498
 499         switch (wmode) {
 500         case tlb_random: tlbw = uasm_i_tlbwr; break;
 501         case tlb_indexed: tlbw = uasm_i_tlbwi; break;
 502         }
 503
 504         if (cpu_has_mips_r2) {
 505                 /*
 506                  * The architecture spec says an ehb is required here,
 507                  * but a number of cores do not have the hazard and
 508                  * using an ehb causes an expensive pipeline stall.
 509                  */
 510                 switch (current_cpu_type()) {
 511                 case CPU_M14KC:
 512                 case CPU_74K:
 513                 case CPU_PROAPTIV:
 514                         break;
 515
 516                 default:
 517                         uasm_i_ehb(p);
 518                         break;
 519                 }
 520                 tlbw(p);
 521                 return;
 522         }
 523
 524         switch (current_cpu_type()) {
 525         case CPU_R4000PC:
 526         case CPU_R4000SC:
 527         case CPU_R4000MC:
 528         case CPU_R4400PC:
 529         case CPU_R4400SC:
 530         case CPU_R4400MC:
 531                 /*
 532                  * This branch uses up a mtc0 hazard nop slot and saves
 533                  * two nops after the tlbw instruction.
 534                  */
 535                 uasm_bgezl_hazard(p, r, hazard_instance);
 536                 tlbw(p);
 537                 uasm_bgezl_label(l, p, hazard_instance);
 538                 hazard_instance++;
 539                 uasm_i_nop(p);
 540                 break;
 541
 542         case CPU_R4600:
 543         case CPU_R4700:
 544                 uasm_i_nop(p);
 545                 tlbw(p);
 546                 uasm_i_nop(p);
 547                 break;
 548
 549         case CPU_R5000:
 550         case CPU_NEVADA:
 551                 uasm_i_nop(p); /* QED specifies 2 nops hazard */
 552                 uasm_i_nop(p); /* QED specifies 2 nops hazard */
 553                 tlbw(p);
 554                 break;
 555
 556         case CPU_R4300:
 557         case CPU_5KC:
 558         case CPU_TX49XX:
 559         case CPU_PR4450:
 560         case CPU_XLR:
 561                 uasm_i_nop(p);
 562                 tlbw(p);
 563                 break;
 564
 565         case CPU_R10000:
 566         case CPU_R12000:
 567         case CPU_R14000:
 568         case CPU_4KC:
 569         case CPU_4KEC:
 570         case CPU_M14KC:
 571         case CPU_M14KEC:
 572         case CPU_SB1:
 573         case CPU_SB1A:
 574         case CPU_4KSC:
 575         case CPU_20KC:
 576         case CPU_25KF:
 577         case CPU_BMIPS32:
 578         case CPU_BMIPS3300:
 579         case CPU_BMIPS4350:
 580         case CPU_BMIPS4380:
 581         case CPU_BMIPS5000:
 582         case CPU_LOONGSON2:
 583         case CPU_R5500:
 584                 if (m4kc_tlbp_war())
 585                         uasm_i_nop(p);
 586         case CPU_ALCHEMY:
 587                 tlbw(p);
 588                 break;
 589
 590         case CPU_RM7000:
 591                 uasm_i_nop(p);
 592                 uasm_i_nop(p);
 593                 uasm_i_nop(p);
 594                 uasm_i_nop(p);
 595                 tlbw(p);
 596                 break;
 597
 598         case CPU_VR4111:
 599         case CPU_VR4121:
 600         case CPU_VR4122:
 601         case CPU_VR4181:
 602         case CPU_VR4181A:
 603                 uasm_i_nop(p);
 604                 uasm_i_nop(p);
 605                 tlbw(p);
 606                 uasm_i_nop(p);
 607                 uasm_i_nop(p);
 608                 break;
 609
 610         case CPU_VR4131:
 611         case CPU_VR4133:
 612         case CPU_R5432:
 613                 uasm_i_nop(p);
 614                 uasm_i_nop(p);
 615                 tlbw(p);
 616                 break;
 617
 618         case CPU_JZRISC:
 619                 tlbw(p);
 620                 uasm_i_nop(p);
 621                 break;
 622
 623         default:
 624                 panic("No TLB refill handler yet (CPU type: %d)",
 625                       current_cpu_data.cputype);
 626                 break;
 627         }
 628 }
 629
 630 static __maybe_unused void build_convert_pte_to_entrylo(u32 **p,
 631                                                         unsigned int reg)
 632 {
 633         if (cpu_has_rixi) {
 634                 UASM_i_ROTR(p, reg, reg, ilog2(_PAGE_GLOBAL));
 635         } else {
 636 #ifdef CONFIG_64BIT_PHYS_ADDR
 637                 uasm_i_dsrl_safe(p, reg, reg, ilog2(_PAGE_GLOBAL));
 638 #else
 639                 UASM_i_SRL(p, reg, reg, ilog2(_PAGE_GLOBAL));
 640 #endif
 641         }
 642 }
 643
 644 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 645
 646 static void build_restore_pagemask(u32 **p, struct uasm_reloc **r,
 647                                    unsigned int tmp, enum label_id lid,
 648                                    int restore_scratch)
 649 {
 650         if (restore_scratch) {
 651                 /* Reset default page size */
 652                 if (PM_DEFAULT_MASK >> 16) {
 653                         uasm_i_lui(p, tmp, PM_DEFAULT_MASK >> 16);
 654                         uasm_i_ori(p, tmp, tmp, PM_DEFAULT_MASK & 0xffff);
 655                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 656                         uasm_il_b(p, r, lid);
 657                 } else if (PM_DEFAULT_MASK) {
 658                         uasm_i_ori(p, tmp, 0, PM_DEFAULT_MASK);
 659                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 660                         uasm_il_b(p, r, lid);
 661                 } else {
 662                         uasm_i_mtc0(p, 0, C0_PAGEMASK);
 663                         uasm_il_b(p, r, lid);
 664                 }
 665                 if (scratch_reg >= 0)
 666                         UASM_i_MFC0(p, 1, c0_kscratch(), scratch_reg);
 667                 else
 668                         UASM_i_LW(p, 1, scratchpad_offset(0), 0);
 669         } else {
 670                 /* Reset default page size */
 671                 if (PM_DEFAULT_MASK >> 16) {
 672                         uasm_i_lui(p, tmp, PM_DEFAULT_MASK >> 16);
 673                         uasm_i_ori(p, tmp, tmp, PM_DEFAULT_MASK & 0xffff);
 674                         uasm_il_b(p, r, lid);
 675                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 676                 } else if (PM_DEFAULT_MASK) {
 677                         uasm_i_ori(p, tmp, 0, PM_DEFAULT_MASK);
 678                         uasm_il_b(p, r, lid);
 679                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 680                 } else {
 681                         uasm_il_b(p, r, lid);
 682                         uasm_i_mtc0(p, 0, C0_PAGEMASK);
 683                 }
 684         }
 685 }
 686
 687 static void build_huge_tlb_write_entry(u32 **p, struct uasm_label **l,
 688                                        struct uasm_reloc **r,
 689                                        unsigned int tmp,
 690                                        enum tlb_write_entry wmode,
 691                                        int restore_scratch)
 692 {
 693         /* Set huge page tlb entry size */
 694         uasm_i_lui(p, tmp, PM_HUGE_MASK >> 16);
 695         uasm_i_ori(p, tmp, tmp, PM_HUGE_MASK & 0xffff);
 696         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 697
 698         build_tlb_write_entry(p, l, r, wmode);
 699
 700         build_restore_pagemask(p, r, tmp, label_leave, restore_scratch);
 701 }
 702
 703 /*
 704  * Check if Huge PTE is present, if so then jump to LABEL.
 705  */
 706 static void
 707 build_is_huge_pte(u32 **p, struct uasm_reloc **r, unsigned int tmp,
 708                   unsigned int pmd, int lid)
 709 {
 710         UASM_i_LW(p, tmp, 0, pmd);
 711         if (use_bbit_insns()) {
 712                 uasm_il_bbit1(p, r, tmp, ilog2(_PAGE_HUGE), lid);
 713         } else {
 714                 uasm_i_andi(p, tmp, tmp, _PAGE_HUGE);
 715                 uasm_il_bnez(p, r, tmp, lid);
 716         }
 717 }
 718
 719 static void build_huge_update_entries(u32 **p, unsigned int pte,
 720                                       unsigned int tmp)
 721 {
 722         int small_sequence;
 723
 724         /*
 725          * A huge PTE describes an area the size of the
 726          * configured huge page size. This is twice the
 727          * of the large TLB entry size we intend to use.
 728          * A TLB entry half the size of the configured
 729          * huge page size is configured into entrylo0
 730          * and entrylo1 to cover the contiguous huge PTE
 731          * address space.
 732          */
 733         small_sequence = (HPAGE_SIZE >> 7) < 0x10000;
 734
 735         /* We can clobber tmp.  It isn't used after this.*/
 736         if (!small_sequence)
 737                 uasm_i_lui(p, tmp, HPAGE_SIZE >> (7 + 16));
 738
 739         build_convert_pte_to_entrylo(p, pte);
 740         UASM_i_MTC0(p, pte, C0_ENTRYLO0); /* load it */
 741         /* convert to entrylo1 */
 742         if (small_sequence)
 743                 UASM_i_ADDIU(p, pte, pte, HPAGE_SIZE >> 7);
 744         else
 745                 UASM_i_ADDU(p, pte, pte, tmp);
 746
 747         UASM_i_MTC0(p, pte, C0_ENTRYLO1); /* load it */
 748 }
 749
 750 static void build_huge_handler_tail(u32 **p, struct uasm_reloc **r,
 751                                     struct uasm_label **l,
 752                                     unsigned int pte,
 753                                     unsigned int ptr)
 754 {
 755 #ifdef CONFIG_SMP
 756         UASM_i_SC(p, pte, 0, ptr);
 757         uasm_il_beqz(p, r, pte, label_tlb_huge_update);
 758         UASM_i_LW(p, pte, 0, ptr); /* Needed because SC killed our PTE */
 759 #else
 760         UASM_i_SW(p, pte, 0, ptr);
 761 #endif
 762         build_huge_update_entries(p, pte, ptr);
 763         build_huge_tlb_write_entry(p, l, r, pte, tlb_indexed, 0);
 764 }
 765 #endif /* CONFIG_MIPS_HUGE_TLB_SUPPORT */
 766
 767 #ifdef CONFIG_64BIT
 768 /*
 769  * TMP and PTR are scratch.
 770  * TMP will be clobbered, PTR will hold the pmd entry.
 771  */
 772 static void
 773 build_get_pmde64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 774                  unsigned int tmp, unsigned int ptr)
 775 {
 776 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
 777         long pgdc = (long)pgd_current;
 778 #endif
 779         /*
 780          * The vmalloc handling is not in the hotpath.
 781          */
 782         uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 783
 784         if (check_for_high_segbits) {
 785                 /*
 786                  * The kernel currently implicitely assumes that the
 787                  * MIPS SEGBITS parameter for the processor is
 788                  * (PGDIR_SHIFT+PGDIR_BITS) or less, and will never
 789                  * allocate virtual addresses outside the maximum
 790                  * range for SEGBITS = (PGDIR_SHIFT+PGDIR_BITS). But
 791                  * that doesn't prevent user code from accessing the
 792                  * higher xuseg addresses.  Here, we make sure that
 793                  * everything but the lower xuseg addresses goes down
 794                  * the module_alloc/vmalloc path.
 795                  */
 796                 uasm_i_dsrl_safe(p, ptr, tmp, PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
 797                 uasm_il_bnez(p, r, ptr, label_vmalloc);
 798         } else {
 799                 uasm_il_bltz(p, r, tmp, label_vmalloc);
 800         }
 801         /* No uasm_i_nop needed here, since the next insn doesn't touch TMP. */
 802
 803         if (pgd_reg != -1) {
 804                 /* pgd is in pgd_reg */
 805                 UASM_i_MFC0(p, ptr, c0_kscratch(), pgd_reg);
 806         } else {
 807 #if defined(CONFIG_MIPS_PGD_C0_CONTEXT)
 808                 /*
 809                  * &pgd << 11 stored in CONTEXT [23..63].
 810                  */
 811                 UASM_i_MFC0(p, ptr, C0_CONTEXT);
 812
 813                 /* Clear lower 23 bits of context. */
 814                 uasm_i_dins(p, ptr, 0, 0, 23);
 815
 816                 /* 1 0  1 0 1  << 6  xkphys cached */
 817                 uasm_i_ori(p, ptr, ptr, 0x540);
 818                 uasm_i_drotr(p, ptr, ptr, 11);
 819 #elif defined(CONFIG_SMP)
 820                 UASM_i_CPUID_MFC0(p, ptr, SMP_CPUID_REG);
 821                 uasm_i_dsrl_safe(p, ptr, ptr, SMP_CPUID_PTRSHIFT);
 822                 UASM_i_LA_mostly(p, tmp, pgdc);
 823                 uasm_i_daddu(p, ptr, ptr, tmp);
 824                 uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 825                 uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 826 #else
 827                 UASM_i_LA_mostly(p, ptr, pgdc);
 828                 uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 829 #endif
 830         }
 831
 832         uasm_l_vmalloc_done(l, *p);
 833
 834         /* get pgd offset in bytes */
 835         uasm_i_dsrl_safe(p, tmp, tmp, PGDIR_SHIFT - 3);
 836
 837         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PGD - 1)<<3);
 838         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pgd offset */
 839 #ifndef __PAGETABLE_PMD_FOLDED
 840         uasm_i_dmfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 841         uasm_i_ld(p, ptr, 0, ptr); /* get pmd pointer */
 842         uasm_i_dsrl_safe(p, tmp, tmp, PMD_SHIFT-3); /* get pmd offset in bytes */
 843         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PMD - 1)<<3);
 844         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pmd offset */
 845 #endif
 846 }
 847
 848 /*
 849  * BVADDR is the faulting address, PTR is scratch.
 850  * PTR will hold the pgd for vmalloc.
 851  */
 852 static void
 853 build_get_pgd_vmalloc64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 854                         unsigned int bvaddr, unsigned int ptr,
 855                         enum vmalloc64_mode mode)
 856 {
 857         long swpd = (long)swapper_pg_dir;
 858         int single_insn_swpd;
 859         int did_vmalloc_branch = 0;
 860
 861         single_insn_swpd = uasm_in_compat_space_p(swpd) && !uasm_rel_lo(swpd);
 862
 863         uasm_l_vmalloc(l, *p);
 864
 865         if (mode != not_refill && check_for_high_segbits) {
 866                 if (single_insn_swpd) {
 867                         uasm_il_bltz(p, r, bvaddr, label_vmalloc_done);
 868                         uasm_i_lui(p, ptr, uasm_rel_hi(swpd));
 869                         did_vmalloc_branch = 1;
 870                         /* fall through */
 871                 } else {
 872                         uasm_il_bgez(p, r, bvaddr, label_large_segbits_fault);
 873                 }
 874         }
 875         if (!did_vmalloc_branch) {
 876                 if (uasm_in_compat_space_p(swpd) && !uasm_rel_lo(swpd)) {
 877                         uasm_il_b(p, r, label_vmalloc_done);
 878                         uasm_i_lui(p, ptr, uasm_rel_hi(swpd));
 879                 } else {
 880                         UASM_i_LA_mostly(p, ptr, swpd);
 881                         uasm_il_b(p, r, label_vmalloc_done);
 882                         if (uasm_in_compat_space_p(swpd))
 883                                 uasm_i_addiu(p, ptr, ptr, uasm_rel_lo(swpd));
 884                         else
 885                                 uasm_i_daddiu(p, ptr, ptr, uasm_rel_lo(swpd));
 886                 }
 887         }
 888         if (mode != not_refill && check_for_high_segbits) {
 889                 uasm_l_large_segbits_fault(l, *p);
 890                 /*
 891                  * We get here if we are an xsseg address, or if we are
 892                  * an xuseg address above (PGDIR_SHIFT+PGDIR_BITS) boundary.
 893                  *
 894                  * Ignoring xsseg (assume disabled so would generate
 895                  * (address errors?), the only remaining possibility
 896                  * is the upper xuseg addresses.  On processors with
 897                  * TLB_SEGBITS <= PGDIR_SHIFT+PGDIR_BITS, these
 898                  * addresses would have taken an address error. We try
 899                  * to mimic that here by taking a load/istream page
 900                  * fault.
 901                  */
 902                 UASM_i_LA(p, ptr, (unsigned long)tlb_do_page_fault_0);
 903                 uasm_i_jr(p, ptr);
 904
 905                 if (mode == refill_scratch) {
 906                         if (scratch_reg >= 0)
 907                                 UASM_i_MFC0(p, 1, c0_kscratch(), scratch_reg);
 908                         else
 909                                 UASM_i_LW(p, 1, scratchpad_offset(0), 0);
 910                 } else {
 911                         uasm_i_nop(p);
 912                 }
 913         }
 914 }
 915
 916 #else /* !CONFIG_64BIT */
 917
 918 /*
 919  * TMP and PTR are scratch.
 920  * TMP will be clobbered, PTR will hold the pgd entry.
 921  */
 922 static void __maybe_unused
 923 build_get_pgde32(u32 **p, unsigned int tmp, unsigned int ptr)
 924 {
 925         if (pgd_reg != -1) {
 926                 /* pgd is in pgd_reg */
 927                 uasm_i_mfc0(p, ptr, c0_kscratch(), pgd_reg);
 928                 uasm_i_mfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 929         } else {
 930                 long pgdc = (long)pgd_current;
 931
 932                 /* 32 bit SMP has smp_processor_id() stored in CONTEXT. */
 933 #ifdef CONFIG_SMP
 934                 uasm_i_mfc0(p, ptr, SMP_CPUID_REG);
 935                 UASM_i_LA_mostly(p, tmp, pgdc);
 936                 uasm_i_srl(p, ptr, ptr, SMP_CPUID_PTRSHIFT);
 937                 uasm_i_addu(p, ptr, tmp, ptr);
 938 #else
 939                 UASM_i_LA_mostly(p, ptr, pgdc);
 940 #endif
 941                 uasm_i_mfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 942                 uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
 943         }
 944         uasm_i_srl(p, tmp, tmp, PGDIR_SHIFT); /* get pgd only bits */
 945         uasm_i_sll(p, tmp, tmp, PGD_T_LOG2);
 946         uasm_i_addu(p, ptr, ptr, tmp); /* add in pgd offset */
 947 }
 948
 949 #endif /* !CONFIG_64BIT */
 950
 951 static void build_adjust_context(u32 **p, unsigned int ctx)
 952 {
 953         unsigned int shift = 4 - (PTE_T_LOG2 + 1) + PAGE_SHIFT - 12;
 954         unsigned int mask = (PTRS_PER_PTE / 2 - 1) << (PTE_T_LOG2 + 1);
 955
 956         switch (current_cpu_type()) {
 957         case CPU_VR41XX:
 958         case CPU_VR4111:
 959         case CPU_VR4121:
 960         case CPU_VR4122:
 961         case CPU_VR4131:
 962         case CPU_VR4181:
 963         case CPU_VR4181A:
 964         case CPU_VR4133:
 965                 shift += 2;
 966                 break;
 967
 968         default:
 969                 break;
 970         }
 971
 972         if (shift)
 973                 UASM_i_SRL(p, ctx, ctx, shift);
 974         uasm_i_andi(p, ctx, ctx, mask);
 975 }
 976
 977 static void build_get_ptep(u32 **p, unsigned int tmp, unsigned int ptr)
 978 {
 979         /*
 980          * Bug workaround for the Nevada. It seems as if under certain
 981          * circumstances the move from cp0_context might produce a
 982          * bogus result when the mfc0 instruction and its consumer are
 983          * in a different cacheline or a load instruction, probably any
 984          * memory reference, is between them.
 985          */
 986         switch (current_cpu_type()) {
 987         case CPU_NEVADA:
 988                 UASM_i_LW(p, ptr, 0, ptr);
 989                 GET_CONTEXT(p, tmp); /* get context reg */
 990                 break;
 991
 992         default:
 993                 GET_CONTEXT(p, tmp); /* get context reg */
 994                 UASM_i_LW(p, ptr, 0, ptr);
 995                 break;
 996         }
 997
 998         build_adjust_context(p, tmp);
 999         UASM_i_ADDU(p, ptr, ptr, tmp); /* add in offset */
1000 }
1001
1002 static void build_update_entries(u32 **p, unsigned int tmp, unsigned int ptep)
1003 {
1004         /*
1005          * 64bit address support (36bit on a 32bit CPU) in a 32bit
1006          * Kernel is a special case. Only a few CPUs use it.
1007          */
1008 #ifdef CONFIG_64BIT_PHYS_ADDR
1009         if (cpu_has_64bits) {
1010                 uasm_i_ld(p, tmp, 0, ptep); /* get even pte */
1011                 uasm_i_ld(p, ptep, sizeof(pte_t), ptep); /* get odd pte */
1012                 if (cpu_has_rixi) {
1013                         UASM_i_ROTR(p, tmp, tmp, ilog2(_PAGE_GLOBAL));
1014                         UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1015                         UASM_i_ROTR(p, ptep, ptep, ilog2(_PAGE_GLOBAL));
1016                 } else {
1017                         uasm_i_dsrl_safe(p, tmp, tmp, ilog2(_PAGE_GLOBAL)); /* convert to entrylo0 */
1018                         UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1019                         uasm_i_dsrl_safe(p, ptep, ptep, ilog2(_PAGE_GLOBAL)); /* convert to entrylo1 */
1020                 }
1021                 UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
1022         } else {
1023                 int pte_off_even = sizeof(pte_t) / 2;
1024                 int pte_off_odd = pte_off_even + sizeof(pte_t);
1025
1026                 /* The pte entries are pre-shifted */
1027                 uasm_i_lw(p, tmp, pte_off_even, ptep); /* get even pte */
1028                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1029                 uasm_i_lw(p, ptep, pte_off_odd, ptep); /* get odd pte */
1030                 UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
1031         }
1032 #else
1033         UASM_i_LW(p, tmp, 0, ptep); /* get even pte */
1034         UASM_i_LW(p, ptep, sizeof(pte_t), ptep); /* get odd pte */
1035         if (r45k_bvahwbug())
1036                 build_tlb_probe_entry(p);
1037         if (cpu_has_rixi) {
1038                 UASM_i_ROTR(p, tmp, tmp, ilog2(_PAGE_GLOBAL));
1039                 if (r4k_250MHZhwbug())
1040                         UASM_i_MTC0(p, 0, C0_ENTRYLO0);
1041                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1042                 UASM_i_ROTR(p, ptep, ptep, ilog2(_PAGE_GLOBAL));
1043         } else {
1044                 UASM_i_SRL(p, tmp, tmp, ilog2(_PAGE_GLOBAL)); /* convert to entrylo0 */
1045                 if (r4k_250MHZhwbug())
1046                         UASM_i_MTC0(p, 0, C0_ENTRYLO0);
1047                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1048                 UASM_i_SRL(p, ptep, ptep, ilog2(_PAGE_GLOBAL)); /* convert to entrylo1 */
1049                 if (r45k_bvahwbug())
1050                         uasm_i_mfc0(p, tmp, C0_INDEX);
1051         }
1052         if (r4k_250MHZhwbug())
1053                 UASM_i_MTC0(p, 0, C0_ENTRYLO1);
1054         UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
1055 #endif
1056 }
1057
1058 struct mips_huge_tlb_info {
1059         int huge_pte;
1060         int restore_scratch;
1061 };
1062
1063 static struct mips_huge_tlb_info
1064 build_fast_tlb_refill_handler (u32 **p, struct uasm_label **l,
1065                                struct uasm_reloc **r, unsigned int tmp,
1066                                unsigned int ptr, int c0_scratch_reg)
1067 {
1068         struct mips_huge_tlb_info rv;
1069         unsigned int even, odd;
1070         int vmalloc_branch_delay_filled = 0;
1071         const int scratch = 1; /* Our extra working register */
1072
1073         rv.huge_pte = scratch;
1074         rv.restore_scratch = 0;
1075
1076         if (check_for_high_segbits) {
1077                 UASM_i_MFC0(p, tmp, C0_BADVADDR);
1078
1079                 if (pgd_reg != -1)
1080                         UASM_i_MFC0(p, ptr, c0_kscratch(), pgd_reg);
1081                 else
1082                         UASM_i_MFC0(p, ptr, C0_CONTEXT);
1083
1084                 if (c0_scratch_reg >= 0)
1085                         UASM_i_MTC0(p, scratch, c0_kscratch(), c0_scratch_reg);
1086                 else
1087                         UASM_i_SW(p, scratch, scratchpad_offset(0), 0);
1088
1089                 uasm_i_dsrl_safe(p, scratch, tmp,
1090                                  PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
1091                 uasm_il_bnez(p, r, scratch, label_vmalloc);
1092
1093                 if (pgd_reg == -1) {
1094                         vmalloc_branch_delay_filled = 1;
1095                         /* Clear lower 23 bits of context. */
1096                         uasm_i_dins(p, ptr, 0, 0, 23);
1097                 }
1098         } else {
1099                 if (pgd_reg != -1)
1100                         UASM_i_MFC0(p, ptr, c0_kscratch(), pgd_reg);
1101                 else
1102                         UASM_i_MFC0(p, ptr, C0_CONTEXT);
1103
1104                 UASM_i_MFC0(p, tmp, C0_BADVADDR);
1105
1106                 if (c0_scratch_reg >= 0)
1107                         UASM_i_MTC0(p, scratch, c0_kscratch(), c0_scratch_reg);
1108                 else
1109                         UASM_i_SW(p, scratch, scratchpad_offset(0), 0);
1110
1111                 if (pgd_reg == -1)
1112                         /* Clear lower 23 bits of context. */
1113                         uasm_i_dins(p, ptr, 0, 0, 23);
1114
1115                 uasm_il_bltz(p, r, tmp, label_vmalloc);
1116         }
1117
1118         if (pgd_reg == -1) {
1119                 vmalloc_branch_delay_filled = 1;
1120                 /* 1 0  1 0 1  << 6  xkphys cached */
1121                 uasm_i_ori(p, ptr, ptr, 0x540);
1122                 uasm_i_drotr(p, ptr, ptr, 11);
1123         }
1124
1125 #ifdef __PAGETABLE_PMD_FOLDED
1126 #define LOC_PTEP scratch
1127 #else
1128 #define LOC_PTEP ptr
1129 #endif
1130
1131         if (!vmalloc_branch_delay_filled)
1132                 /* get pgd offset in bytes */
1133                 uasm_i_dsrl_safe(p, scratch, tmp, PGDIR_SHIFT - 3);
1134
1135         uasm_l_vmalloc_done(l, *p);
1136
1137         /*
1138          *                         tmp          ptr
1139          * fall-through case =   badvaddr  *pgd_current
1140          * vmalloc case      =   badvaddr  swapper_pg_dir
1141          */
1142
1143         if (vmalloc_branch_delay_filled)
1144                 /* get pgd offset in bytes */
1145                 uasm_i_dsrl_safe(p, scratch, tmp, PGDIR_SHIFT - 3);
1146
1147 #ifdef __PAGETABLE_PMD_FOLDED
1148         GET_CONTEXT(p, tmp); /* get context reg */
1149 #endif
1150         uasm_i_andi(p, scratch, scratch, (PTRS_PER_PGD - 1) << 3);
1151
1152         if (use_lwx_insns()) {
1153                 UASM_i_LWX(p, LOC_PTEP, scratch, ptr);
1154         } else {
1155                 uasm_i_daddu(p, ptr, ptr, scratch); /* add in pgd offset */
1156                 uasm_i_ld(p, LOC_PTEP, 0, ptr); /* get pmd pointer */
1157         }
1158
1159 #ifndef __PAGETABLE_PMD_FOLDED
1160         /* get pmd offset in bytes */
1161         uasm_i_dsrl_safe(p, scratch, tmp, PMD_SHIFT - 3);
1162         uasm_i_andi(p, scratch, scratch, (PTRS_PER_PMD - 1) << 3);
1163         GET_CONTEXT(p, tmp); /* get context reg */
1164
1165         if (use_lwx_insns()) {
1166                 UASM_i_LWX(p, scratch, scratch, ptr);
1167         } else {
1168                 uasm_i_daddu(p, ptr, ptr, scratch); /* add in pmd offset */
1169                 UASM_i_LW(p, scratch, 0, ptr);
1170         }
1171 #endif
1172         /* Adjust the context during the load latency. */
1173         build_adjust_context(p, tmp);
1174
1175 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1176         uasm_il_bbit1(p, r, scratch, ilog2(_PAGE_HUGE), label_tlb_huge_update);
1177         /*
1178          * The in the LWX case we don't want to do the load in the
1179          * delay slot.  It cannot issue in the same cycle and may be
1180          * speculative and unneeded.
1181          */
1182         if (use_lwx_insns())
1183                 uasm_i_nop(p);
1184 #endif /* CONFIG_MIPS_HUGE_TLB_SUPPORT */
1185
1186
1187         /* build_update_entries */
1188         if (use_lwx_insns()) {
1189                 even = ptr;
1190                 odd = tmp;
1191                 UASM_i_LWX(p, even, scratch, tmp);
1192                 UASM_i_ADDIU(p, tmp, tmp, sizeof(pte_t));
1193                 UASM_i_LWX(p, odd, scratch, tmp);
1194         } else {
1195                 UASM_i_ADDU(p, ptr, scratch, tmp); /* add in offset */
1196                 even = tmp;
1197                 odd = ptr;
1198                 UASM_i_LW(p, even, 0, ptr); /* get even pte */
1199                 UASM_i_LW(p, odd, sizeof(pte_t), ptr); /* get odd pte */
1200         }
1201         if (cpu_has_rixi) {
1202                 uasm_i_drotr(p, even, even, ilog2(_PAGE_GLOBAL));
1203                 UASM_i_MTC0(p, even, C0_ENTRYLO0); /* load it */
1204                 uasm_i_drotr(p, odd, odd, ilog2(_PAGE_GLOBAL));
1205         } else {
1206                 uasm_i_dsrl_safe(p, even, even, ilog2(_PAGE_GLOBAL));
1207                 UASM_i_MTC0(p, even, C0_ENTRYLO0); /* load it */
1208                 uasm_i_dsrl_safe(p, odd, odd, ilog2(_PAGE_GLOBAL));
1209         }
1210         UASM_i_MTC0(p, odd, C0_ENTRYLO1); /* load it */
1211
1212         if (c0_scratch_reg >= 0) {
1213                 UASM_i_MFC0(p, scratch, c0_kscratch(), c0_scratch_reg);
1214                 build_tlb_write_entry(p, l, r, tlb_random);
1215                 uasm_l_leave(l, *p);
1216                 rv.restore_scratch = 1;
1217         } else if (PAGE_SHIFT == 14 || PAGE_SHIFT == 13)  {
1218                 build_tlb_write_entry(p, l, r, tlb_random);
1219                 uasm_l_leave(l, *p);
1220                 UASM_i_LW(p, scratch, scratchpad_offset(0), 0);
1221         } else {
1222                 UASM_i_LW(p, scratch, scratchpad_offset(0), 0);
1223                 build_tlb_write_entry(p, l, r, tlb_random);
1224                 uasm_l_leave(l, *p);
1225                 rv.restore_scratch = 1;
1226         }
1227
1228         uasm_i_eret(p); /* return from trap */
1229
1230         return rv;
1231 }
1232
1233 /*
1234  * For a 64-bit kernel, we are using the 64-bit XTLB refill exception
1235  * because EXL == 0.  If we wrap, we can also use the 32 instruction
1236  * slots before the XTLB refill exception handler which belong to the
1237  * unused TLB refill exception.
1238  */
1239 #define MIPS64_REFILL_INSNS 32
1240
1241 static void build_r4000_tlb_refill_handler(void)
1242 {
1243         u32 *p = tlb_handler;
1244         struct uasm_label *l = labels;
1245         struct uasm_reloc *r = relocs;
1246         u32 *f;
1247         unsigned int final_len;
1248         struct mips_huge_tlb_info htlb_info __maybe_unused;
1249         enum vmalloc64_mode vmalloc_mode __maybe_unused;
1250
1251         memset(tlb_handler, 0, sizeof(tlb_handler));
1252         memset(labels, 0, sizeof(labels));
1253         memset(relocs, 0, sizeof(relocs));
1254         memset(final_handler, 0, sizeof(final_handler));
1255
1256         if ((scratch_reg >= 0 || scratchpad_available()) && use_bbit_insns()) {
1257                 htlb_info = build_fast_tlb_refill_handler(&p, &l, &r, K0, K1,
1258                                                           scratch_reg);
1259                 vmalloc_mode = refill_scratch;
1260         } else {
1261                 htlb_info.huge_pte = K0;
1262                 htlb_info.restore_scratch = 0;
1263                 vmalloc_mode = refill_noscratch;
1264                 /*
1265                  * create the plain linear handler
1266                  */
1267                 if (bcm1250_m3_war()) {
1268                         unsigned int segbits = 44;
1269
1270                         uasm_i_dmfc0(&p, K0, C0_BADVADDR);
1271                         uasm_i_dmfc0(&p, K1, C0_ENTRYHI);
1272                         uasm_i_xor(&p, K0, K0, K1);
1273                         uasm_i_dsrl_safe(&p, K1, K0, 62);
1274                         uasm_i_dsrl_safe(&p, K0, K0, 12 + 1);
1275                         uasm_i_dsll_safe(&p, K0, K0, 64 + 12 + 1 - segbits);
1276                         uasm_i_or(&p, K0, K0, K1);
1277                         uasm_il_bnez(&p, &r, K0, label_leave);
1278                         /* No need for uasm_i_nop */
1279                 }
1280
1281 #ifdef CONFIG_64BIT
1282                 build_get_pmde64(&p, &l, &r, K0, K1); /* get pmd in K1 */
1283 #else
1284                 build_get_pgde32(&p, K0, K1); /* get pgd in K1 */
1285 #endif
1286
1287 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1288                 build_is_huge_pte(&p, &r, K0, K1, label_tlb_huge_update);
1289 #endif
1290
1291                 build_get_ptep(&p, K0, K1);
1292                 build_update_entries(&p, K0, K1);
1293                 build_tlb_write_entry(&p, &l, &r, tlb_random);
1294                 uasm_l_leave(&l, p);
1295                 uasm_i_eret(&p); /* return from trap */
1296         }
1297 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1298         uasm_l_tlb_huge_update(&l, p);
1299         build_huge_update_entries(&p, htlb_info.huge_pte, K1);
1300         build_huge_tlb_write_entry(&p, &l, &r, K0, tlb_random,
1301                                    htlb_info.restore_scratch);
1302 #endif
1303
1304 #ifdef CONFIG_64BIT
1305         build_get_pgd_vmalloc64(&p, &l, &r, K0, K1, vmalloc_mode);
1306 #endif
1307
1308         /*
1309          * Overflow check: For the 64bit handler, we need at least one
1310          * free instruction slot for the wrap-around branch. In worst
1311          * case, if the intended insertion point is a delay slot, we
1312          * need three, with the second nop'ed and the third being
1313          * unused.
1314          */
1315         switch (boot_cpu_type()) {
1316         default:
1317                 if (sizeof(long) == 4) {
1318         case CPU_LOONGSON2:
1319                 /* Loongson2 ebase is different than r4k, we have more space */
1320                         if ((p - tlb_handler) > 64)
1321                                 panic("TLB refill handler space exceeded");
1322                         /*
1323                          * Now fold the handler in the TLB refill handler space.
1324                          */
1325                         f = final_handler;
1326                         /* Simplest case, just copy the handler. */
1327                         uasm_copy_handler(relocs, labels, tlb_handler, p, f);
1328                         final_len = p - tlb_handler;
1329                         break;
1330                 } else {
1331                         if (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 1)
1332                             || (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 3)
1333                                 && uasm_insn_has_bdelay(relocs,
1334                                                         tlb_handler + MIPS64_REFILL_INSNS - 3)))
1335                                 panic("TLB refill handler space exceeded");
1336                         /*
1337                          * Now fold the handler in the TLB refill handler space.
1338                          */
1339                         f = final_handler + MIPS64_REFILL_INSNS;
1340                         if ((p - tlb_handler) <= MIPS64_REFILL_INSNS) {
1341                                 /* Just copy the handler. */
1342                                 uasm_copy_handler(relocs, labels, tlb_handler, p, f);
1343                                 final_len = p - tlb_handler;
1344                         } else {
1345 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1346                                 const enum label_id ls = label_tlb_huge_update;
1347 #else
1348                                 const enum label_id ls = label_vmalloc;
1349 #endif
1350                                 u32 *split;
1351                                 int ov = 0;
1352                                 int i;
1353
1354                                 for (i = 0; i < ARRAY_SIZE(labels) && labels[i].lab != ls; i++)
1355                                         ;
1356                                 BUG_ON(i == ARRAY_SIZE(labels));
1357                                 split = labels[i].addr;
1358
1359                                 /*
1360                                  * See if we have overflown one way or the other.
1361                                  */
1362                                 if (split > tlb_handler + MIPS64_REFILL_INSNS ||
1363                                     split < p - MIPS64_REFILL_INSNS)
1364                                         ov = 1;
1365
1366                                 if (ov) {
1367                                         /*
1368                                          * Split two instructions before the end.  One
1369                                          * for the branch and one for the instruction
1370                                          * in the delay slot.
1371                                          */
1372                                         split = tlb_handler + MIPS64_REFILL_INSNS - 2;
1373
1374                                         /*
1375                                          * If the branch would fall in a delay slot,
1376                                          * we must back up an additional instruction
1377                                          * so that it is no longer in a delay slot.
1378                                          */
1379                                         if (uasm_insn_has_bdelay(relocs, split - 1))
1380                                                 split--;
1381                                 }
1382                                 /* Copy first part of the handler. */
1383                                 uasm_copy_handler(relocs, labels, tlb_handler, split, f);
1384                                 f += split - tlb_handler;
1385
1386                                 if (ov) {
1387                                         /* Insert branch. */
1388                                         uasm_l_split(&l, final_handler);
1389                                         uasm_il_b(&f, &r, label_split);
1390                                         if (uasm_insn_has_bdelay(relocs, split))
1391                                                 uasm_i_nop(&f);
1392                                         else {
1393                                                 uasm_copy_handler(relocs, labels,
1394                                                                   split, split + 1, f);
1395                                                 uasm_move_labels(labels, f, f + 1, -1);
1396                                                 f++;
1397                                                 split++;
1398                                         }
1399                                 }
1400
1401                                 /* Copy the rest of the handler. */
1402                                 uasm_copy_handler(relocs, labels, split, p, final_handler);
1403                                 final_len = (f - (final_handler + MIPS64_REFILL_INSNS)) +
1404                                             (p - split);
1405                         }
1406                 }
1407                 break;
1408         }
1409
1410         uasm_resolve_relocs(relocs, labels);
1411         pr_debug("Wrote TLB refill handler (%u instructions).\n",
1412                  final_len);
1413
1414         memcpy((void *)ebase, final_handler, 0x100);
1415
1416         dump_handler("r4000_tlb_refill", (u32 *)ebase, 64);
1417 }
1418
1419 extern u32 handle_tlbl[], handle_tlbl_end[];
1420 extern u32 handle_tlbs[], handle_tlbs_end[];
1421 extern u32 handle_tlbm[], handle_tlbm_end[];
1422 extern u32 tlbmiss_handler_setup_pgd[], tlbmiss_handler_setup_pgd_end[];
1423
1424 static void build_setup_pgd(void)
1425 {
1426         const int a0 = 4;
1427         const int __maybe_unused a1 = 5;
1428         const int __maybe_unused a2 = 6;
1429         u32 *p = tlbmiss_handler_setup_pgd;
1430         const int tlbmiss_handler_setup_pgd_size =
1431                 tlbmiss_handler_setup_pgd_end - tlbmiss_handler_setup_pgd;
1432 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
1433         long pgdc = (long)pgd_current;
1434 #endif
1435
1436         memset(tlbmiss_handler_setup_pgd, 0, tlbmiss_handler_setup_pgd_size *
1437                                         sizeof(tlbmiss_handler_setup_pgd[0]));
1438         memset(labels, 0, sizeof(labels));
1439         memset(relocs, 0, sizeof(relocs));
1440         pgd_reg = allocate_kscratch();
1441 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
1442         if (pgd_reg == -1) {
1443                 struct uasm_label *l = labels;
1444                 struct uasm_reloc *r = relocs;
1445
1446                 /* PGD << 11 in c0_Context */
1447                 /*
1448                  * If it is a ckseg0 address, convert to a physical
1449                  * address.  Shifting right by 29 and adding 4 will
1450                  * result in zero for these addresses.
1451                  *
1452                  */
1453                 UASM_i_SRA(&p, a1, a0, 29);
1454                 UASM_i_ADDIU(&p, a1, a1, 4);
1455                 uasm_il_bnez(&p, &r, a1, label_tlbl_goaround1);
1456                 uasm_i_nop(&p);
1457                 uasm_i_dinsm(&p, a0, 0, 29, 64 - 29);
1458                 uasm_l_tlbl_goaround1(&l, p);
1459                 UASM_i_SLL(&p, a0, a0, 11);
1460                 uasm_i_jr(&p, 31);
1461                 UASM_i_MTC0(&p, a0, C0_CONTEXT);
1462         } else {
1463                 /* PGD in c0_KScratch */
1464                 uasm_i_jr(&p, 31);
1465                 UASM_i_MTC0(&p, a0, c0_kscratch(), pgd_reg);
1466         }
1467 #else
1468 #ifdef CONFIG_SMP
1469         /* Save PGD to pgd_current[smp_processor_id()] */
1470         UASM_i_CPUID_MFC0(&p, a1, SMP_CPUID_REG);
1471         UASM_i_SRL_SAFE(&p, a1, a1, SMP_CPUID_PTRSHIFT);
1472         UASM_i_LA_mostly(&p, a2, pgdc);
1473         UASM_i_ADDU(&p, a2, a2, a1);
1474         UASM_i_SW(&p, a0, uasm_rel_lo(pgdc), a2);
1475 #else
1476         UASM_i_LA_mostly(&p, a2, pgdc);
1477         UASM_i_SW(&p, a0, uasm_rel_lo(pgdc), a2);
1478 #endif /* SMP */
1479         uasm_i_jr(&p, 31);
1480
1481         /* if pgd_reg is allocated, save PGD also to scratch register */
1482         if (pgd_reg != -1)
1483                 UASM_i_MTC0(&p, a0, c0_kscratch(), pgd_reg);
1484         else
1485                 uasm_i_nop(&p);
1486 #endif
1487         if (p >= tlbmiss_handler_setup_pgd_end)
1488                 panic("tlbmiss_handler_setup_pgd space exceeded");
1489
1490         uasm_resolve_relocs(relocs, labels);
1491         pr_debug("Wrote tlbmiss_handler_setup_pgd (%u instructions).\n",
1492                  (unsigned int)(p - tlbmiss_handler_setup_pgd));
1493
1494         dump_handler("tlbmiss_handler", tlbmiss_handler_setup_pgd,
1495                                         tlbmiss_handler_setup_pgd_size);
1496 }
1497
1498 static void
1499 iPTE_LW(u32 **p, unsigned int pte, unsigned int ptr)
1500 {
1501 #ifdef CONFIG_SMP
1502 # ifdef CONFIG_64BIT_PHYS_ADDR
1503         if (cpu_has_64bits)
1504                 uasm_i_lld(p, pte, 0, ptr);
1505         else
1506 # endif
1507                 UASM_i_LL(p, pte, 0, ptr);
1508 #else
1509 # ifdef CONFIG_64BIT_PHYS_ADDR
1510         if (cpu_has_64bits)
1511                 uasm_i_ld(p, pte, 0, ptr);
1512         else
1513 # endif
1514                 UASM_i_LW(p, pte, 0, ptr);
1515 #endif
1516 }
1517
1518 static void
1519 iPTE_SW(u32 **p, struct uasm_reloc **r, unsigned int pte, unsigned int ptr,
1520         unsigned int mode)
1521 {
1522 #ifdef CONFIG_64BIT_PHYS_ADDR
1523         unsigned int hwmode = mode & (_PAGE_VALID | _PAGE_DIRTY);
1524 #endif
1525
1526         uasm_i_ori(p, pte, pte, mode);
1527 #ifdef CONFIG_SMP
1528 # ifdef CONFIG_64BIT_PHYS_ADDR
1529         if (cpu_has_64bits)
1530                 uasm_i_scd(p, pte, 0, ptr);
1531         else
1532 # endif
1533                 UASM_i_SC(p, pte, 0, ptr);
1534
1535         if (r10000_llsc_war())
1536                 uasm_il_beqzl(p, r, pte, label_smp_pgtable_change);
1537         else
1538                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
1539
1540 # ifdef CONFIG_64BIT_PHYS_ADDR
1541         if (!cpu_has_64bits) {
1542                 /* no uasm_i_nop needed */
1543                 uasm_i_ll(p, pte, sizeof(pte_t) / 2, ptr);
1544                 uasm_i_ori(p, pte, pte, hwmode);
1545                 uasm_i_sc(p, pte, sizeof(pte_t) / 2, ptr);
1546                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
1547                 /* no uasm_i_nop needed */
1548                 uasm_i_lw(p, pte, 0, ptr);
1549         } else
1550                 uasm_i_nop(p);
1551 # else
1552         uasm_i_nop(p);
1553 # endif
1554 #else
1555 # ifdef CONFIG_64BIT_PHYS_ADDR
1556         if (cpu_has_64bits)
1557                 uasm_i_sd(p, pte, 0, ptr);
1558         else
1559 # endif
1560                 UASM_i_SW(p, pte, 0, ptr);
1561
1562 # ifdef CONFIG_64BIT_PHYS_ADDR
1563         if (!cpu_has_64bits) {
1564                 uasm_i_lw(p, pte, sizeof(pte_t) / 2, ptr);
1565                 uasm_i_ori(p, pte, pte, hwmode);
1566                 uasm_i_sw(p, pte, sizeof(pte_t) / 2, ptr);
1567                 uasm_i_lw(p, pte, 0, ptr);
1568         }
1569 # endif
1570 #endif
1571 }
1572
1573 /*
1574  * Check if PTE is present, if not then jump to LABEL. PTR points to
1575  * the page table where this PTE is located, PTE will be re-loaded
1576  * with it's original value.
1577  */
1578 static void
1579 build_pte_present(u32 **p, struct uasm_reloc **r,
1580                   int pte, int ptr, int scratch, enum label_id lid)
1581 {
1582         int t = scratch >= 0 ? scratch : pte;
1583
1584         if (cpu_has_rixi) {
1585                 if (use_bbit_insns()) {
1586                         uasm_il_bbit0(p, r, pte, ilog2(_PAGE_PRESENT), lid);
1587                         uasm_i_nop(p);
1588                 } else {
1589                         uasm_i_andi(p, t, pte, _PAGE_PRESENT);
1590                         uasm_il_beqz(p, r, t, lid);
1591                         if (pte == t)
1592                                 /* You lose the SMP race :-(*/
1593                                 iPTE_LW(p, pte, ptr);
1594                 }
1595         } else {
1596                 uasm_i_andi(p, t, pte, _PAGE_PRESENT | _PAGE_READ);
1597                 uasm_i_xori(p, t, t, _PAGE_PRESENT | _PAGE_READ);
1598                 uasm_il_bnez(p, r, t, lid);
1599                 if (pte == t)
1600                         /* You lose the SMP race :-(*/
1601                         iPTE_LW(p, pte, ptr);
1602         }
1603 }
1604
1605 /* Make PTE valid, store result in PTR. */
1606 static void
1607 build_make_valid(u32 **p, struct uasm_reloc **r, unsigned int pte,
1608                  unsigned int ptr)
1609 {
1610         unsigned int mode = _PAGE_VALID | _PAGE_ACCESSED;
1611
1612         iPTE_SW(p, r, pte, ptr, mode);
1613 }
1614
1615 /*
1616  * Check if PTE can be written to, if not branch to LABEL. Regardless
1617  * restore PTE with value from PTR when done.
1618  */
1619 static void
1620 build_pte_writable(u32 **p, struct uasm_reloc **r,
1621                    unsigned int pte, unsigned int ptr, int scratch,
1622                    enum label_id lid)
1623 {
1624         int t = scratch >= 0 ? scratch : pte;
1625
1626         uasm_i_andi(p, t, pte, _PAGE_PRESENT | _PAGE_WRITE);
1627         uasm_i_xori(p, t, t, _PAGE_PRESENT | _PAGE_WRITE);
1628         uasm_il_bnez(p, r, t, lid);
1629         if (pte == t)
1630                 /* You lose the SMP race :-(*/
1631                 iPTE_LW(p, pte, ptr);
1632         else
1633                 uasm_i_nop(p);
1634 }
1635
1636 /* Make PTE writable, update software status bits as well, then store
1637  * at PTR.
1638  */
1639 static void
1640 build_make_write(u32 **p, struct uasm_reloc **r, unsigned int pte,
1641                  unsigned int ptr)
1642 {
1643         unsigned int mode = (_PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID
1644                              | _PAGE_DIRTY);
1645
1646         iPTE_SW(p, r, pte, ptr, mode);
1647 }
1648
1649 /*
1650  * Check if PTE can be modified, if not branch to LABEL. Regardless
1651  * restore PTE with value from PTR when done.
1652  */
1653 static void
1654 build_pte_modifiable(u32 **p, struct uasm_reloc **r,
1655                      unsigned int pte, unsigned int ptr, int scratch,
1656                      enum label_id lid)
1657 {
1658         if (use_bbit_insns()) {
1659                 uasm_il_bbit0(p, r, pte, ilog2(_PAGE_WRITE), lid);
1660                 uasm_i_nop(p);
1661         } else {
1662                 int t = scratch >= 0 ? scratch : pte;
1663                 uasm_i_andi(p, t, pte, _PAGE_WRITE);
1664                 uasm_il_beqz(p, r, t, lid);
1665                 if (pte == t)
1666                         /* You lose the SMP race :-(*/
1667                         iPTE_LW(p, pte, ptr);
1668         }
1669 }
1670
1671 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
1672
1673
1674 /*
1675  * R3000 style TLB load/store/modify handlers.
1676  */
1677
1678 /*
1679  * This places the pte into ENTRYLO0 and writes it with tlbwi.
1680  * Then it returns.
1681  */
1682 static void
1683 build_r3000_pte_reload_tlbwi(u32 **p, unsigned int pte, unsigned int tmp)
1684 {
1685         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1686         uasm_i_mfc0(p, tmp, C0_EPC); /* cp0 delay */
1687         uasm_i_tlbwi(p);
1688         uasm_i_jr(p, tmp);
1689         uasm_i_rfe(p); /* branch delay */
1690 }
1691
1692 /*
1693  * This places the pte into ENTRYLO0 and writes it with tlbwi
1694  * or tlbwr as appropriate.  This is because the index register
1695  * may have the probe fail bit set as a result of a trap on a
1696  * kseg2 access, i.e. without refill.  Then it returns.
1697  */
1698 static void
1699 build_r3000_tlb_reload_write(u32 **p, struct uasm_label **l,
1700                              struct uasm_reloc **r, unsigned int pte,
1701                              unsigned int tmp)
1702 {
1703         uasm_i_mfc0(p, tmp, C0_INDEX);
1704         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1705         uasm_il_bltz(p, r, tmp, label_r3000_write_probe_fail); /* cp0 delay */
1706         uasm_i_mfc0(p, tmp, C0_EPC); /* branch delay */
1707         uasm_i_tlbwi(p); /* cp0 delay */
1708         uasm_i_jr(p, tmp);
1709         uasm_i_rfe(p); /* branch delay */
1710         uasm_l_r3000_write_probe_fail(l, *p);
1711         uasm_i_tlbwr(p); /* cp0 delay */
1712         uasm_i_jr(p, tmp);
1713         uasm_i_rfe(p); /* branch delay */
1714 }
1715
1716 static void
1717 build_r3000_tlbchange_handler_head(u32 **p, unsigned int pte,
1718                                    unsigned int ptr)
1719 {
1720         long pgdc = (long)pgd_current;
1721
1722         uasm_i_mfc0(p, pte, C0_BADVADDR);
1723         uasm_i_lui(p, ptr, uasm_rel_hi(pgdc)); /* cp0 delay */
1724         uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
1725         uasm_i_srl(p, pte, pte, 22); /* load delay */
1726         uasm_i_sll(p, pte, pte, 2);
1727         uasm_i_addu(p, ptr, ptr, pte);
1728         uasm_i_mfc0(p, pte, C0_CONTEXT);
1729         uasm_i_lw(p, ptr, 0, ptr); /* cp0 delay */
1730         uasm_i_andi(p, pte, pte, 0xffc); /* load delay */
1731         uasm_i_addu(p, ptr, ptr, pte);
1732         uasm_i_lw(p, pte, 0, ptr);
1733         uasm_i_tlbp(p); /* load delay */
1734 }
1735
1736 static void build_r3000_tlb_load_handler(void)
1737 {
1738         u32 *p = handle_tlbl;
1739         const int handle_tlbl_size = handle_tlbl_end - handle_tlbl;
1740         struct uasm_label *l = labels;
1741         struct uasm_reloc *r = relocs;
1742
1743         memset(handle_tlbl, 0, handle_tlbl_size * sizeof(handle_tlbl[0]));
1744         memset(labels, 0, sizeof(labels));
1745         memset(relocs, 0, sizeof(relocs));
1746
1747         build_r3000_tlbchange_handler_head(&p, K0, K1);
1748         build_pte_present(&p, &r, K0, K1, -1, label_nopage_tlbl);
1749         uasm_i_nop(&p); /* load delay */
1750         build_make_valid(&p, &r, K0, K1);
1751         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1752
1753         uasm_l_nopage_tlbl(&l, p);
1754         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
1755         uasm_i_nop(&p);
1756
1757         if (p >= handle_tlbl_end)
1758                 panic("TLB load handler fastpath space exceeded");
1759
1760         uasm_resolve_relocs(relocs, labels);
1761         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
1762                  (unsigned int)(p - handle_tlbl));
1763
1764         dump_handler("r3000_tlb_load", handle_tlbl, handle_tlbl_size);
1765 }
1766
1767 static void build_r3000_tlb_store_handler(void)
1768 {
1769         u32 *p = handle_tlbs;
1770         const int handle_tlbs_size = handle_tlbs_end - handle_tlbs;
1771         struct uasm_label *l = labels;
1772         struct uasm_reloc *r = relocs;
1773
1774         memset(handle_tlbs, 0, handle_tlbs_size * sizeof(handle_tlbs[0]));
1775         memset(labels, 0, sizeof(labels));
1776         memset(relocs, 0, sizeof(relocs));
1777
1778         build_r3000_tlbchange_handler_head(&p, K0, K1);
1779         build_pte_writable(&p, &r, K0, K1, -1, label_nopage_tlbs);
1780         uasm_i_nop(&p); /* load delay */
1781         build_make_write(&p, &r, K0, K1);
1782         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1783
1784         uasm_l_nopage_tlbs(&l, p);
1785         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1786         uasm_i_nop(&p);
1787
1788         if (p >= handle_tlbs_end)
1789                 panic("TLB store handler fastpath space exceeded");
1790
1791         uasm_resolve_relocs(relocs, labels);
1792         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
1793                  (unsigned int)(p - handle_tlbs));
1794
1795         dump_handler("r3000_tlb_store", handle_tlbs, handle_tlbs_size);
1796 }
1797
1798 static void build_r3000_tlb_modify_handler(void)
1799 {
1800         u32 *p = handle_tlbm;
1801         const int handle_tlbm_size = handle_tlbm_end - handle_tlbm;
1802         struct uasm_label *l = labels;
1803         struct uasm_reloc *r = relocs;
1804
1805         memset(handle_tlbm, 0, handle_tlbm_size * sizeof(handle_tlbm[0]));
1806         memset(labels, 0, sizeof(labels));
1807         memset(relocs, 0, sizeof(relocs));
1808
1809         build_r3000_tlbchange_handler_head(&p, K0, K1);
1810         build_pte_modifiable(&p, &r, K0, K1,  -1, label_nopage_tlbm);
1811         uasm_i_nop(&p); /* load delay */
1812         build_make_write(&p, &r, K0, K1);
1813         build_r3000_pte_reload_tlbwi(&p, K0, K1);
1814
1815         uasm_l_nopage_tlbm(&l, p);
1816         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1817         uasm_i_nop(&p);
1818
1819         if (p >= handle_tlbm_end)
1820                 panic("TLB modify handler fastpath space exceeded");
1821
1822         uasm_resolve_relocs(relocs, labels);
1823         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
1824                  (unsigned int)(p - handle_tlbm));
1825
1826         dump_handler("r3000_tlb_modify", handle_tlbm, handle_tlbm_size);
1827 }
1828 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
1829
1830 /*
1831  * R4000 style TLB load/store/modify handlers.
1832  */
1833 static struct work_registers
1834 build_r4000_tlbchange_handler_head(u32 **p, struct uasm_label **l,
1835                                    struct uasm_reloc **r)
1836 {
1837         struct work_registers wr = build_get_work_registers(p);
1838
1839 #ifdef CONFIG_64BIT
1840         build_get_pmde64(p, l, r, wr.r1, wr.r2); /* get pmd in ptr */
1841 #else
1842         build_get_pgde32(p, wr.r1, wr.r2); /* get pgd in ptr */
1843 #endif
1844
1845 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1846         /*
1847          * For huge tlb entries, pmd doesn't contain an address but
1848          * instead contains the tlb pte. Check the PAGE_HUGE bit and
1849          * see if we need to jump to huge tlb processing.
1850          */
1851         build_is_huge_pte(p, r, wr.r1, wr.r2, label_tlb_huge_update);
1852 #endif
1853
1854         UASM_i_MFC0(p, wr.r1, C0_BADVADDR);
1855         UASM_i_LW(p, wr.r2, 0, wr.r2);
1856         UASM_i_SRL(p, wr.r1, wr.r1, PAGE_SHIFT + PTE_ORDER - PTE_T_LOG2);
1857         uasm_i_andi(p, wr.r1, wr.r1, (PTRS_PER_PTE - 1) << PTE_T_LOG2);
1858         UASM_i_ADDU(p, wr.r2, wr.r2, wr.r1);
1859
1860 #ifdef CONFIG_SMP
1861         uasm_l_smp_pgtable_change(l, *p);
1862 #endif
1863         iPTE_LW(p, wr.r1, wr.r2); /* get even pte */
1864         if (!m4kc_tlbp_war())
1865                 build_tlb_probe_entry(p);
1866         return wr;
1867 }
1868
1869 static void
1870 build_r4000_tlbchange_handler_tail(u32 **p, struct uasm_label **l,
1871                                    struct uasm_reloc **r, unsigned int tmp,
1872                                    unsigned int ptr)
1873 {
1874         uasm_i_ori(p, ptr, ptr, sizeof(pte_t));
1875         uasm_i_xori(p, ptr, ptr, sizeof(pte_t));
1876         build_update_entries(p, tmp, ptr);
1877         build_tlb_write_entry(p, l, r, tlb_indexed);
1878         uasm_l_leave(l, *p);
1879         build_restore_work_registers(p);
1880         uasm_i_eret(p); /* return from trap */
1881
1882 #ifdef CONFIG_64BIT
1883         build_get_pgd_vmalloc64(p, l, r, tmp, ptr, not_refill);
1884 #endif
1885 }
1886
1887 static void build_r4000_tlb_load_handler(void)
1888 {
1889         u32 *p = handle_tlbl;
1890         const int handle_tlbl_size = handle_tlbl_end - handle_tlbl;
1891         struct uasm_label *l = labels;
1892         struct uasm_reloc *r = relocs;
1893         struct work_registers wr;
1894
1895         memset(handle_tlbl, 0, handle_tlbl_size * sizeof(handle_tlbl[0]));
1896         memset(labels, 0, sizeof(labels));
1897         memset(relocs, 0, sizeof(relocs));
1898
1899         if (bcm1250_m3_war()) {
1900                 unsigned int segbits = 44;
1901
1902                 uasm_i_dmfc0(&p, K0, C0_BADVADDR);
1903                 uasm_i_dmfc0(&p, K1, C0_ENTRYHI);
1904                 uasm_i_xor(&p, K0, K0, K1);
1905                 uasm_i_dsrl_safe(&p, K1, K0, 62);
1906                 uasm_i_dsrl_safe(&p, K0, K0, 12 + 1);
1907                 uasm_i_dsll_safe(&p, K0, K0, 64 + 12 + 1 - segbits);
1908                 uasm_i_or(&p, K0, K0, K1);
1909                 uasm_il_bnez(&p, &r, K0, label_leave);
1910                 /* No need for uasm_i_nop */
1911         }
1912
1913         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
1914         build_pte_present(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbl);
1915         if (m4kc_tlbp_war())
1916                 build_tlb_probe_entry(&p);
1917
1918         if (cpu_has_rixi) {
1919                 /*
1920                  * If the page is not _PAGE_VALID, RI or XI could not
1921                  * have triggered it.  Skip the expensive test..
1922                  */
1923                 if (use_bbit_insns()) {
1924                         uasm_il_bbit0(&p, &r, wr.r1, ilog2(_PAGE_VALID),
1925                                       label_tlbl_goaround1);
1926                 } else {
1927                         uasm_i_andi(&p, wr.r3, wr.r1, _PAGE_VALID);
1928                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround1);
1929                 }
1930                 uasm_i_nop(&p);
1931
1932                 uasm_i_tlbr(&p);
1933
1934                 switch (current_cpu_type()) {
1935                 default:
1936                         if (cpu_has_mips_r2) {
1937                                 uasm_i_ehb(&p);
1938
1939                 case CPU_CAVIUM_OCTEON:
1940                 case CPU_CAVIUM_OCTEON_PLUS:
1941                 case CPU_CAVIUM_OCTEON2:
1942                                 break;
1943                         }
1944                 }
1945
1946                 /* Examine  entrylo 0 or 1 based on ptr. */
1947                 if (use_bbit_insns()) {
1948                         uasm_i_bbit0(&p, wr.r2, ilog2(sizeof(pte_t)), 8);
1949                 } else {
1950                         uasm_i_andi(&p, wr.r3, wr.r2, sizeof(pte_t));
1951                         uasm_i_beqz(&p, wr.r3, 8);
1952                 }
1953                 /* load it in the delay slot*/
1954                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO0);
1955                 /* load it if ptr is odd */
1956                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO1);
1957                 /*
1958                  * If the entryLo (now in wr.r3) is valid (bit 1), RI or
1959                  * XI must have triggered it.
1960                  */
1961                 if (use_bbit_insns()) {
1962                         uasm_il_bbit1(&p, &r, wr.r3, 1, label_nopage_tlbl);
1963                         uasm_i_nop(&p);
1964                         uasm_l_tlbl_goaround1(&l, p);
1965                 } else {
1966                         uasm_i_andi(&p, wr.r3, wr.r3, 2);
1967                         uasm_il_bnez(&p, &r, wr.r3, label_nopage_tlbl);
1968                         uasm_i_nop(&p);
1969                 }
1970                 uasm_l_tlbl_goaround1(&l, p);
1971         }
1972         build_make_valid(&p, &r, wr.r1, wr.r2);
1973         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
1974
1975 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1976         /*
1977          * This is the entry point when build_r4000_tlbchange_handler_head
1978          * spots a huge page.
1979          */
1980         uasm_l_tlb_huge_update(&l, p);
1981         iPTE_LW(&p, wr.r1, wr.r2);
1982         build_pte_present(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbl);
1983         build_tlb_probe_entry(&p);
1984
1985         if (cpu_has_rixi) {
1986                 /*
1987                  * If the page is not _PAGE_VALID, RI or XI could not
1988                  * have triggered it.  Skip the expensive test..
1989                  */
1990                 if (use_bbit_insns()) {
1991                         uasm_il_bbit0(&p, &r, wr.r1, ilog2(_PAGE_VALID),
1992                                       label_tlbl_goaround2);
1993                 } else {
1994                         uasm_i_andi(&p, wr.r3, wr.r1, _PAGE_VALID);
1995                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround2);
1996                 }
1997                 uasm_i_nop(&p);
1998
1999                 uasm_i_tlbr(&p);
2000
2001                 switch (current_cpu_type()) {
2002                 default:
2003                         if (cpu_has_mips_r2) {
2004                                 uasm_i_ehb(&p);
2005
2006                 case CPU_CAVIUM_OCTEON:
2007                 case CPU_CAVIUM_OCTEON_PLUS:
2008                 case CPU_CAVIUM_OCTEON2:
2009                                 break;
2010                         }
2011                 }
2012
2013                 /* Examine  entrylo 0 or 1 based on ptr. */
2014                 if (use_bbit_insns()) {
2015                         uasm_i_bbit0(&p, wr.r2, ilog2(sizeof(pte_t)), 8);
2016                 } else {
2017                         uasm_i_andi(&p, wr.r3, wr.r2, sizeof(pte_t));
2018                         uasm_i_beqz(&p, wr.r3, 8);
2019                 }
2020                 /* load it in the delay slot*/
2021                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO0);
2022                 /* load it if ptr is odd */
2023                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO1);
2024                 /*
2025                  * If the entryLo (now in wr.r3) is valid (bit 1), RI or
2026                  * XI must have triggered it.
2027                  */
2028                 if (use_bbit_insns()) {
2029                         uasm_il_bbit0(&p, &r, wr.r3, 1, label_tlbl_goaround2);
2030                 } else {
2031                         uasm_i_andi(&p, wr.r3, wr.r3, 2);
2032                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround2);
2033                 }
2034                 if (PM_DEFAULT_MASK == 0)
2035                         uasm_i_nop(&p);
2036                 /*
2037                  * We clobbered C0_PAGEMASK, restore it.  On the other branch
2038                  * it is restored in build_huge_tlb_write_entry.
2039                  */
2040                 build_restore_pagemask(&p, &r, wr.r3, label_nopage_tlbl, 0);
2041
2042                 uasm_l_tlbl_goaround2(&l, p);
2043         }
2044         uasm_i_ori(&p, wr.r1, wr.r1, (_PAGE_ACCESSED | _PAGE_VALID));
2045         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2);
2046 #endif
2047
2048         uasm_l_nopage_tlbl(&l, p);
2049         build_restore_work_registers(&p);
2050 #ifdef CONFIG_CPU_MICROMIPS
2051         if ((unsigned long)tlb_do_page_fault_0 & 1) {
2052                 uasm_i_lui(&p, K0, uasm_rel_hi((long)tlb_do_page_fault_0));
2053                 uasm_i_addiu(&p, K0, K0, uasm_rel_lo((long)tlb_do_page_fault_0));
2054                 uasm_i_jr(&p, K0);
2055         } else
2056 #endif
2057         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
2058         uasm_i_nop(&p);
2059
2060         if (p >= handle_tlbl_end)
2061                 panic("TLB load handler fastpath space exceeded");
2062
2063         uasm_resolve_relocs(relocs, labels);
2064         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
2065                  (unsigned int)(p - handle_tlbl));
2066
2067         dump_handler("r4000_tlb_load", handle_tlbl, handle_tlbl_size);
2068 }
2069
2070 static void build_r4000_tlb_store_handler(void)
2071 {
2072         u32 *p = handle_tlbs;
2073         const int handle_tlbs_size = handle_tlbs_end - handle_tlbs;
2074         struct uasm_label *l = labels;
2075         struct uasm_reloc *r = relocs;
2076         struct work_registers wr;
2077
2078         memset(handle_tlbs, 0, handle_tlbs_size * sizeof(handle_tlbs[0]));
2079         memset(labels, 0, sizeof(labels));
2080         memset(relocs, 0, sizeof(relocs));
2081
2082         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
2083         build_pte_writable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbs);
2084         if (m4kc_tlbp_war())
2085                 build_tlb_probe_entry(&p);
2086         build_make_write(&p, &r, wr.r1, wr.r2);
2087         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
2088
2089 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2090         /*
2091          * This is the entry point when
2092          * build_r4000_tlbchange_handler_head spots a huge page.
2093          */
2094         uasm_l_tlb_huge_update(&l, p);
2095         iPTE_LW(&p, wr.r1, wr.r2);
2096         build_pte_writable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbs);
2097         build_tlb_probe_entry(&p);
2098         uasm_i_ori(&p, wr.r1, wr.r1,
2099                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
2100         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2);
2101 #endif
2102
2103         uasm_l_nopage_tlbs(&l, p);
2104         build_restore_work_registers(&p);
2105 #ifdef CONFIG_CPU_MICROMIPS
2106         if ((unsigned long)tlb_do_page_fault_1 & 1) {
2107                 uasm_i_lui(&p, K0, uasm_rel_hi((long)tlb_do_page_fault_1));
2108                 uasm_i_addiu(&p, K0, K0, uasm_rel_lo((long)tlb_do_page_fault_1));
2109                 uasm_i_jr(&p, K0);
2110         } else
2111 #endif
2112         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
2113         uasm_i_nop(&p);
2114
2115         if (p >= handle_tlbs_end)
2116                 panic("TLB store handler fastpath space exceeded");
2117
2118         uasm_resolve_relocs(relocs, labels);
2119         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
2120                  (unsigned int)(p - handle_tlbs));
2121
2122         dump_handler("r4000_tlb_store", handle_tlbs, handle_tlbs_size);
2123 }
2124
2125 static void build_r4000_tlb_modify_handler(void)
2126 {
2127         u32 *p = handle_tlbm;
2128         const int handle_tlbm_size = handle_tlbm_end - handle_tlbm;
2129         struct uasm_label *l = labels;
2130         struct uasm_reloc *r = relocs;
2131         struct work_registers wr;
2132
2133         memset(handle_tlbm, 0, handle_tlbm_size * sizeof(handle_tlbm[0]));
2134         memset(labels, 0, sizeof(labels));
2135         memset(relocs, 0, sizeof(relocs));
2136
2137         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
2138         build_pte_modifiable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbm);
2139         if (m4kc_tlbp_war())
2140                 build_tlb_probe_entry(&p);
2141         /* Present and writable bits set, set accessed and dirty bits. */
2142         build_make_write(&p, &r, wr.r1, wr.r2);
2143         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
2144
2145 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2146         /*
2147          * This is the entry point when
2148          * build_r4000_tlbchange_handler_head spots a huge page.
2149          */
2150         uasm_l_tlb_huge_update(&l, p);
2151         iPTE_LW(&p, wr.r1, wr.r2);
2152         build_pte_modifiable(&p, &r, wr.r1, wr.r2,  wr.r3, label_nopage_tlbm);
2153         build_tlb_probe_entry(&p);
2154         uasm_i_ori(&p, wr.r1, wr.r1,
2155                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
2156         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2);
2157 #endif
2158
2159         uasm_l_nopage_tlbm(&l, p);
2160         build_restore_work_registers(&p);
2161 #ifdef CONFIG_CPU_MICROMIPS
2162         if ((unsigned long)tlb_do_page_fault_1 & 1) {
2163                 uasm_i_lui(&p, K0, uasm_rel_hi((long)tlb_do_page_fault_1));
2164                 uasm_i_addiu(&p, K0, K0, uasm_rel_lo((long)tlb_do_page_fault_1));
2165                 uasm_i_jr(&p, K0);
2166         } else
2167 #endif
2168         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
2169         uasm_i_nop(&p);
2170
2171         if (p >= handle_tlbm_end)
2172                 panic("TLB modify handler fastpath space exceeded");
2173
2174         uasm_resolve_relocs(relocs, labels);
2175         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
2176                  (unsigned int)(p - handle_tlbm));
2177
2178         dump_handler("r4000_tlb_modify", handle_tlbm, handle_tlbm_size);
2179 }
2180
2181 static void flush_tlb_handlers(void)
2182 {
2183         local_flush_icache_range((unsigned long)handle_tlbl,
2184                            (unsigned long)handle_tlbl_end);
2185         local_flush_icache_range((unsigned long)handle_tlbs,
2186                            (unsigned long)handle_tlbs_end);
2187         local_flush_icache_range((unsigned long)handle_tlbm,
2188                            (unsigned long)handle_tlbm_end);
2189         local_flush_icache_range((unsigned long)tlbmiss_handler_setup_pgd,
2190                            (unsigned long)tlbmiss_handler_setup_pgd_end);
2191 }
2192
2193 void build_tlb_refill_handler(void)
2194 {
2195         /*
2196          * The refill handler is generated per-CPU, multi-node systems
2197          * may have local storage for it. The other handlers are only
2198          * needed once.
2199          */
2200         static int run_once = 0;
2201
2202         output_pgtable_bits_defines();
2203
2204 #ifdef CONFIG_64BIT
2205         check_for_high_segbits = current_cpu_data.vmbits > (PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
2206 #endif
2207
2208         switch (current_cpu_type()) {
2209         case CPU_R2000:
2210         case CPU_R3000:
2211         case CPU_R3000A:
2212         case CPU_R3081E:
2213         case CPU_TX3912:
2214         case CPU_TX3922:
2215         case CPU_TX3927:
2216 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
2217                 if (cpu_has_local_ebase)
2218                         build_r3000_tlb_refill_handler();
2219                 if (!run_once) {
2220                         if (!cpu_has_local_ebase)
2221                                 build_r3000_tlb_refill_handler();
2222                         build_setup_pgd();
2223                         build_r3000_tlb_load_handler();
2224                         build_r3000_tlb_store_handler();
2225                         build_r3000_tlb_modify_handler();
2226                         flush_tlb_handlers();
2227                         run_once++;
2228                 }
2229 #else
2230                 panic("No R3000 TLB refill handler");
2231 #endif
2232                 break;
2233
2234         case CPU_R6000:
2235         case CPU_R6000A:
2236                 panic("No R6000 TLB refill handler yet");
2237                 break;
2238
2239         case CPU_R8000:
2240                 panic("No R8000 TLB refill handler yet");
2241                 break;
2242
2243         default:
2244                 if (!run_once) {
2245                         scratch_reg = allocate_kscratch();
2246                         build_setup_pgd();
2247                         build_r4000_tlb_load_handler();
2248                         build_r4000_tlb_store_handler();
2249                         build_r4000_tlb_modify_handler();
2250                         if (!cpu_has_local_ebase)
2251                                 build_r4000_tlb_refill_handler();
2252                         flush_tlb_handlers();
2253                         run_once++;
2254                 }
2255                 if (cpu_has_local_ebase)
2256                         build_r4000_tlb_refill_handler();
2257         }
2258 }