arch/mips/kernel/traps.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Copyright (C) 1994 - 1999, 2000, 01, 06 Ralf Baechle
   7  * Copyright (C) 1995, 1996 Paul M. Antoine
   8  * Copyright (C) 1998 Ulf Carlsson
   9  * Copyright (C) 1999 Silicon Graphics, Inc.
  10  * Kevin D. Kissell, kevink@mips.com and Carsten Langgaard, carstenl@mips.com
  11  * Copyright (C) 2002, 2003, 2004, 2005, 2007  Maciej W. Rozycki
  12  * Copyright (C) 2000, 2001, 2012 MIPS Technologies, Inc.  All rights reserved.
  13  * Copyright (C) 2014, Imagination Technologies Ltd.
  14  */
  15 #include <linux/bitops.h>
  16 #include <linux/bug.h>
  17 #include <linux/compiler.h>
  18 #include <linux/context_tracking.h>
  19 #include <linux/cpu_pm.h>
  20 #include <linux/kexec.h>
  21 #include <linux/init.h>
  22 #include <linux/kernel.h>
  23 #include <linux/module.h>
  24 #include <linux/mm.h>
  25 #include <linux/sched.h>
  26 #include <linux/smp.h>
  27 #include <linux/spinlock.h>
  28 #include <linux/kallsyms.h>
  29 #include <linux/bootmem.h>
  30 #include <linux/interrupt.h>
  31 #include <linux/ptrace.h>
  32 #include <linux/kgdb.h>
  33 #include <linux/kdebug.h>
  34 #include <linux/kprobes.h>
  35 #include <linux/notifier.h>
  36 #include <linux/kdb.h>
  37 #include <linux/irq.h>
  38 #include <linux/perf_event.h>
  39
  40 #include <asm/bootinfo.h>
  41 #include <asm/branch.h>
  42 #include <asm/break.h>
  43 #include <asm/cop2.h>
  44 #include <asm/cpu.h>
  45 #include <asm/cpu-type.h>
  46 #include <asm/dsp.h>
  47 #include <asm/fpu.h>
  48 #include <asm/fpu_emulator.h>
  49 #include <asm/idle.h>
  50 #include <asm/mips-r2-to-r6-emul.h>
  51 #include <asm/mipsregs.h>
  52 #include <asm/mipsmtregs.h>
  53 #include <asm/module.h>
  54 #include <asm/msa.h>
  55 #include <asm/pgtable.h>
  56 #include <asm/ptrace.h>
  57 #include <asm/sections.h>
  58 #include <asm/tlbdebug.h>
  59 #include <asm/traps.h>
  60 #include <asm/uaccess.h>
  61 #include <asm/watch.h>
  62 #include <asm/mmu_context.h>
  63 #include <asm/types.h>
  64 #include <asm/stacktrace.h>
  65 #include <asm/uasm.h>
  66
  67 extern void check_wait(void);
  68 extern asmlinkage void rollback_handle_int(void);
  69 extern asmlinkage void handle_int(void);
  70 extern u32 handle_tlbl[];
  71 extern u32 handle_tlbs[];
  72 extern u32 handle_tlbm[];
  73 extern asmlinkage void handle_adel(void);
  74 extern asmlinkage void handle_ades(void);
  75 extern asmlinkage void handle_ibe(void);
  76 extern asmlinkage void handle_dbe(void);
  77 extern asmlinkage void handle_sys(void);
  78 extern asmlinkage void handle_bp(void);
  79 extern asmlinkage void handle_ri(void);
  80 extern asmlinkage void handle_ri_rdhwr_vivt(void);
  81 extern asmlinkage void handle_ri_rdhwr(void);
  82 extern asmlinkage void handle_cpu(void);
  83 extern asmlinkage void handle_ov(void);
  84 extern asmlinkage void handle_tr(void);
  85 extern asmlinkage void handle_msa_fpe(void);
  86 extern asmlinkage void handle_fpe(void);
  87 extern asmlinkage void handle_ftlb(void);
  88 extern asmlinkage void handle_msa(void);
  89 extern asmlinkage void handle_mdmx(void);
  90 extern asmlinkage void handle_watch(void);
  91 extern asmlinkage void handle_mt(void);
  92 extern asmlinkage void handle_dsp(void);
  93 extern asmlinkage void handle_mcheck(void);
  94 extern asmlinkage void handle_reserved(void);
  95 extern void tlb_do_page_fault_0(void);
  96
  97 void (*board_be_init)(void);
  98 int (*board_be_handler)(struct pt_regs *regs, int is_fixup);
  99 void (*board_nmi_handler_setup)(void);
 100 void (*board_ejtag_handler_setup)(void);
 101 void (*board_bind_eic_interrupt)(int irq, int regset);
 102 void (*board_ebase_setup)(void);
 103 void(*board_cache_error_setup)(void);
 104
 105 static void show_raw_backtrace(unsigned long reg29)
 106 {
 107         unsigned long *sp = (unsigned long *)(reg29 & ~3);
 108         unsigned long addr;
 109
 110         printk("Call Trace:");
 111 #ifdef CONFIG_KALLSYMS
 112         printk("\n");
 113 #endif
 114         while (!kstack_end(sp)) {
 115                 unsigned long __user *p =
 116                         (unsigned long __user *)(unsigned long)sp++;
 117                 if (__get_user(addr, p)) {
 118                         printk(" (Bad stack address)");
 119                         break;
 120                 }
 121                 if (__kernel_text_address(addr))
 122                         print_ip_sym(addr);
 123         }
 124         printk("\n");
 125 }
 126
 127 #ifdef CONFIG_KALLSYMS
 128 int raw_show_trace;
 129 static int __init set_raw_show_trace(char *str)
 130 {
 131         raw_show_trace = 1;
 132         return 1;
 133 }
 134 __setup("raw_show_trace", set_raw_show_trace);
 135 #endif
 136
 137 static void show_backtrace(struct task_struct *task, const struct pt_regs *regs)
 138 {
 139         unsigned long sp = regs->regs[29];
 140         unsigned long ra = regs->regs[31];
 141         unsigned long pc = regs->cp0_epc;
 142
 143         if (!task)
 144                 task = current;
 145
 146         if (raw_show_trace || !__kernel_text_address(pc)) {
 147                 show_raw_backtrace(sp);
 148                 return;
 149         }
 150         printk("Call Trace:\n");
 151         do {
 152                 print_ip_sym(pc);
 153                 pc = unwind_stack(task, &sp, pc, &ra);
 154         } while (pc);
 155         printk("\n");
 156 }
 157
 158 /*
 159  * This routine abuses get_user()/put_user() to reference pointers
 160  * with at least a bit of error checking ...
 161  */
 162 static void show_stacktrace(struct task_struct *task,
 163         const struct pt_regs *regs)
 164 {
 165         const int field = 2 * sizeof(unsigned long);
 166         long stackdata;
 167         int i;
 168         unsigned long __user *sp = (unsigned long __user *)regs->regs[29];
 169
 170         printk("Stack :");
 171         i = 0;
 172         while ((unsigned long) sp & (PAGE_SIZE - 1)) {
 173                 if (i && ((i % (64 / field)) == 0))
 174                         printk("\n       ");
 175                 if (i > 39) {
 176                         printk(" ...");
 177                         break;
 178                 }
 179
 180                 if (__get_user(stackdata, sp++)) {
 181                         printk(" (Bad stack address)");
 182                         break;
 183                 }
 184
 185                 printk(" %0*lx", field, stackdata);
 186                 i++;
 187         }
 188         printk("\n");
 189         show_backtrace(task, regs);
 190 }
 191
 192 void show_stack(struct task_struct *task, unsigned long *sp)
 193 {
 194         struct pt_regs regs;
 195         mm_segment_t old_fs = get_fs();
 196         if (sp) {
 197                 regs.regs[29] = (unsigned long)sp;
 198                 regs.regs[31] = 0;
 199                 regs.cp0_epc = 0;
 200         } else {
 201                 if (task && task != current) {
 202                         regs.regs[29] = task->thread.reg29;
 203                         regs.regs[31] = 0;
 204                         regs.cp0_epc = task->thread.reg31;
 205 #ifdef CONFIG_KGDB_KDB
 206                 } else if (atomic_read(&kgdb_active) != -1 &&
 207                            kdb_current_regs) {
 208                         memcpy(&regs, kdb_current_regs, sizeof(regs));
 209 #endif /* CONFIG_KGDB_KDB */
 210                 } else {
 211                         prepare_frametrace(&regs);
 212                 }
 213         }
 214         /*
 215          * show_stack() deals exclusively with kernel mode, so be sure to access
 216          * the stack in the kernel (not user) address space.
 217          */
 218         set_fs(KERNEL_DS);
 219         show_stacktrace(task, &regs);
 220         set_fs(old_fs);
 221 }
 222
 223 static void show_code(unsigned int __user *pc)
 224 {
 225         long i;
 226         unsigned short __user *pc16 = NULL;
 227
 228         printk("\nCode:");
 229
 230         if ((unsigned long)pc & 1)
 231                 pc16 = (unsigned short __user *)((unsigned long)pc & ~1);
 232         for(i = -3 ; i < 6 ; i++) {
 233                 unsigned int insn;
 234                 if (pc16 ? __get_user(insn, pc16 + i) : __get_user(insn, pc + i)) {
 235                         printk(" (Bad address in epc)\n");
 236                         break;
 237                 }
 238                 printk("%c%0*x%c", (i?' ':'<'), pc16 ? 4 : 8, insn, (i?' ':'>'));
 239         }
 240 }
 241
 242 static void __show_regs(const struct pt_regs *regs)
 243 {
 244         const int field = 2 * sizeof(unsigned long);
 245         unsigned int cause = regs->cp0_cause;
 246         unsigned int exccode;
 247         int i;
 248
 249         show_regs_print_info(KERN_DEFAULT);
 250
 251         /*
 252          * Saved main processor registers
 253          */
 254         for (i = 0; i < 32; ) {
 255                 if ((i % 4) == 0)
 256                         printk("$%2d   :", i);
 257                 if (i == 0)
 258                         printk(" %0*lx", field, 0UL);
 259                 else if (i == 26 || i == 27)
 260                         printk(" %*s", field, "");
 261                 else
 262                         printk(" %0*lx", field, regs->regs[i]);
 263
 264                 i++;
 265                 if ((i % 4) == 0)
 266                         printk("\n");
 267         }
 268
 269 #ifdef CONFIG_CPU_HAS_SMARTMIPS
 270         printk("Acx    : %0*lx\n", field, regs->acx);
 271 #endif
 272         printk("Hi    : %0*lx\n", field, regs->hi);
 273         printk("Lo    : %0*lx\n", field, regs->lo);
 274
 275         /*
 276          * Saved cp0 registers
 277          */
 278         printk("epc   : %0*lx %pS\n", field, regs->cp0_epc,
 279                (void *) regs->cp0_epc);
 280         printk("ra    : %0*lx %pS\n", field, regs->regs[31],
 281                (void *) regs->regs[31]);
 282
 283         printk("Status: %08x    ", (uint32_t) regs->cp0_status);
 284
 285         if (cpu_has_3kex) {
 286                 if (regs->cp0_status & ST0_KUO)
 287                         printk("KUo ");
 288                 if (regs->cp0_status & ST0_IEO)
 289                         printk("IEo ");
 290                 if (regs->cp0_status & ST0_KUP)
 291                         printk("KUp ");
 292                 if (regs->cp0_status & ST0_IEP)
 293                         printk("IEp ");
 294                 if (regs->cp0_status & ST0_KUC)
 295                         printk("KUc ");
 296                 if (regs->cp0_status & ST0_IEC)
 297                         printk("IEc ");
 298         } else if (cpu_has_4kex) {
 299                 if (regs->cp0_status & ST0_KX)
 300                         printk("KX ");
 301                 if (regs->cp0_status & ST0_SX)
 302                         printk("SX ");
 303                 if (regs->cp0_status & ST0_UX)
 304                         printk("UX ");
 305                 switch (regs->cp0_status & ST0_KSU) {
 306                 case KSU_USER:
 307                         printk("USER ");
 308                         break;
 309                 case KSU_SUPERVISOR:
 310                         printk("SUPERVISOR ");
 311                         break;
 312                 case KSU_KERNEL:
 313                         printk("KERNEL ");
 314                         break;
 315                 default:
 316                         printk("BAD_MODE ");
 317                         break;
 318                 }
 319                 if (regs->cp0_status & ST0_ERL)
 320                         printk("ERL ");
 321                 if (regs->cp0_status & ST0_EXL)
 322                         printk("EXL ");
 323                 if (regs->cp0_status & ST0_IE)
 324                         printk("IE ");
 325         }
 326         printk("\n");
 327
 328         exccode = (cause & CAUSEF_EXCCODE) >> CAUSEB_EXCCODE;
 329         printk("Cause : %08x (ExcCode %02x)\n", cause, exccode);
 330
 331         if (1 <= exccode && exccode <= 5)
 332                 printk("BadVA : %0*lx\n", field, regs->cp0_badvaddr);
 333
 334         printk("PrId  : %08x (%s)\n", read_c0_prid(),
 335                cpu_name_string());
 336 }
 337
 338 /*
 339  * FIXME: really the generic show_regs should take a const pointer argument.
 340  */
 341 void show_regs(struct pt_regs *regs)
 342 {
 343         __show_regs((struct pt_regs *)regs);
 344 }
 345
 346 void show_registers(struct pt_regs *regs)
 347 {
 348         const int field = 2 * sizeof(unsigned long);
 349         mm_segment_t old_fs = get_fs();
 350
 351         __show_regs(regs);
 352         print_modules();
 353         printk("Process %s (pid: %d, threadinfo=%p, task=%p, tls=%0*lx)\n",
 354                current->comm, current->pid, current_thread_info(), current,
 355               field, current_thread_info()->tp_value);
 356         if (cpu_has_userlocal) {
 357                 unsigned long tls;
 358
 359                 tls = read_c0_userlocal();
 360                 if (tls != current_thread_info()->tp_value)
 361                         printk("*HwTLS: %0*lx\n", field, tls);
 362         }
 363
 364         if (!user_mode(regs))
 365                 /* Necessary for getting the correct stack content */
 366                 set_fs(KERNEL_DS);
 367         show_stacktrace(current, regs);
 368         show_code((unsigned int __user *) regs->cp0_epc);
 369         printk("\n");
 370         set_fs(old_fs);
 371 }
 372
 373 static DEFINE_RAW_SPINLOCK(die_lock);
 374
 375 void __noreturn die(const char *str, struct pt_regs *regs)
 376 {
 377         static int die_counter;
 378         int sig = SIGSEGV;
 379
 380         oops_enter();
 381
 382         if (notify_die(DIE_OOPS, str, regs, 0, current->thread.trap_nr,
 383                        SIGSEGV) == NOTIFY_STOP)
 384                 sig = 0;
 385
 386         console_verbose();
 387         raw_spin_lock_irq(&die_lock);
 388         bust_spinlocks(1);
 389
 390         printk("%s[#%d]:\n", str, ++die_counter);
 391         show_registers(regs);
 392         add_taint(TAINT_DIE, LOCKDEP_NOW_UNRELIABLE);
 393         raw_spin_unlock_irq(&die_lock);
 394
 395         oops_exit();
 396
 397         if (in_interrupt())
 398                 panic("Fatal exception in interrupt");
 399
 400         if (panic_on_oops) {
 401                 printk(KERN_EMERG "Fatal exception: panic in 5 seconds");
 402                 ssleep(5);
 403                 panic("Fatal exception");
 404         }
 405
 406         if (regs && kexec_should_crash(current))
 407                 crash_kexec(regs);
 408
 409         do_exit(sig);
 410 }
 411
 412 extern struct exception_table_entry __start___dbe_table[];
 413 extern struct exception_table_entry __stop___dbe_table[];
 414
 415 __asm__(
 416 "       .section        __dbe_table, \"a\"\n"
 417 "       .previous                       \n");
 418
 419 /* Given an address, look for it in the exception tables. */
 420 static const struct exception_table_entry *search_dbe_tables(unsigned long addr)
 421 {
 422         const struct exception_table_entry *e;
 423
 424         e = search_extable(__start___dbe_table, __stop___dbe_table - 1, addr);
 425         if (!e)
 426                 e = search_module_dbetables(addr);
 427         return e;
 428 }
 429
 430 asmlinkage void do_be(struct pt_regs *regs)
 431 {
 432         const int field = 2 * sizeof(unsigned long);
 433         const struct exception_table_entry *fixup = NULL;
 434         int data = regs->cp0_cause & 4;
 435         int action = MIPS_BE_FATAL;
 436         enum ctx_state prev_state;
 437
 438         prev_state = exception_enter();
 439         /* XXX For now.  Fixme, this searches the wrong table ...  */
 440         if (data && !user_mode(regs))
 441                 fixup = search_dbe_tables(exception_epc(regs));
 442
 443         if (fixup)
 444                 action = MIPS_BE_FIXUP;
 445
 446         if (board_be_handler)
 447                 action = board_be_handler(regs, fixup != NULL);
 448
 449         switch (action) {
 450         case MIPS_BE_DISCARD:
 451                 goto out;
 452         case MIPS_BE_FIXUP:
 453                 if (fixup) {
 454                         regs->cp0_epc = fixup->nextinsn;
 455                         goto out;
 456                 }
 457                 break;
 458         default:
 459                 break;
 460         }
 461
 462         /*
 463          * Assume it would be too dangerous to continue ...
 464          */
 465         printk(KERN_ALERT "%s bus error, epc == %0*lx, ra == %0*lx\n",
 466                data ? "Data" : "Instruction",
 467                field, regs->cp0_epc, field, regs->regs[31]);
 468         if (notify_die(DIE_OOPS, "bus error", regs, 0, current->thread.trap_nr,
 469                        SIGBUS) == NOTIFY_STOP)
 470                 goto out;
 471
 472         die_if_kernel("Oops", regs);
 473         force_sig(SIGBUS, current);
 474
 475 out:
 476         exception_exit(prev_state);
 477 }
 478
 479 /*
 480  * ll/sc, rdhwr, sync emulation
 481  */
 482
 483 #define OPCODE 0xfc000000
 484 #define BASE   0x03e00000
 485 #define RT     0x001f0000
 486 #define OFFSET 0x0000ffff
 487 #define LL     0xc0000000
 488 #define SC     0xe0000000
 489 #define SPEC0  0x00000000
 490 #define SPEC3  0x7c000000
 491 #define RD     0x0000f800
 492 #define FUNC   0x0000003f
 493 #define SYNC   0x0000000f
 494 #define RDHWR  0x0000003b
 495
 496 /*  microMIPS definitions   */
 497 #define MM_POOL32A_FUNC 0xfc00ffff
 498 #define MM_RDHWR        0x00006b3c
 499 #define MM_RS           0x001f0000
 500 #define MM_RT           0x03e00000
 501
 502 /*
 503  * The ll_bit is cleared by r*_switch.S
 504  */
 505
 506 unsigned int ll_bit;
 507 struct task_struct *ll_task;
 508
 509 static inline int simulate_ll(struct pt_regs *regs, unsigned int opcode)
 510 {
 511         unsigned long value, __user *vaddr;
 512         long offset;
 513
 514         /*
 515          * analyse the ll instruction that just caused a ri exception
 516          * and put the referenced address to addr.
 517          */
 518
 519         /* sign extend offset */
 520         offset = opcode & OFFSET;
 521         offset <<= 16;
 522         offset >>= 16;
 523
 524         vaddr = (unsigned long __user *)
 525                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
 526
 527         if ((unsigned long)vaddr & 3)
 528                 return SIGBUS;
 529         if (get_user(value, vaddr))
 530                 return SIGSEGV;
 531
 532         preempt_disable();
 533
 534         if (ll_task == NULL || ll_task == current) {
 535                 ll_bit = 1;
 536         } else {
 537                 ll_bit = 0;
 538         }
 539         ll_task = current;
 540
 541         preempt_enable();
 542
 543         regs->regs[(opcode & RT) >> 16] = value;
 544
 545         return 0;
 546 }
 547
 548 static inline int simulate_sc(struct pt_regs *regs, unsigned int opcode)
 549 {
 550         unsigned long __user *vaddr;
 551         unsigned long reg;
 552         long offset;
 553
 554         /*
 555          * analyse the sc instruction that just caused a ri exception
 556          * and put the referenced address to addr.
 557          */
 558
 559         /* sign extend offset */
 560         offset = opcode & OFFSET;
 561         offset <<= 16;
 562         offset >>= 16;
 563
 564         vaddr = (unsigned long __user *)
 565                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
 566         reg = (opcode & RT) >> 16;
 567
 568         if ((unsigned long)vaddr & 3)
 569                 return SIGBUS;
 570
 571         preempt_disable();
 572
 573         if (ll_bit == 0 || ll_task != current) {
 574                 regs->regs[reg] = 0;
 575                 preempt_enable();
 576                 return 0;
 577         }
 578
 579         preempt_enable();
 580
 581         if (put_user(regs->regs[reg], vaddr))
 582                 return SIGSEGV;
 583
 584         regs->regs[reg] = 1;
 585
 586         return 0;
 587 }
 588
 589 /*
 590  * ll uses the opcode of lwc0 and sc uses the opcode of swc0.  That is both
 591  * opcodes are supposed to result in coprocessor unusable exceptions if
 592  * executed on ll/sc-less processors.  That's the theory.  In practice a
 593  * few processors such as NEC's VR4100 throw reserved instruction exceptions
 594  * instead, so we're doing the emulation thing in both exception handlers.
 595  */
 596 static int simulate_llsc(struct pt_regs *regs, unsigned int opcode)
 597 {
 598         if ((opcode & OPCODE) == LL) {
 599                 perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 600                                 1, regs, 0);
 601                 return simulate_ll(regs, opcode);
 602         }
 603         if ((opcode & OPCODE) == SC) {
 604                 perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 605                                 1, regs, 0);
 606                 return simulate_sc(regs, opcode);
 607         }
 608
 609         return -1;                      /* Must be something else ... */
 610 }
 611
 612 /*
 613  * Simulate trapping 'rdhwr' instructions to provide user accessible
 614  * registers not implemented in hardware.
 615  */
 616 static int simulate_rdhwr(struct pt_regs *regs, int rd, int rt)
 617 {
 618         struct thread_info *ti = task_thread_info(current);
 619
 620         perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 621                         1, regs, 0);
 622         switch (rd) {
 623         case 0:         /* CPU number */
 624                 regs->regs[rt] = smp_processor_id();
 625                 return 0;
 626         case 1:         /* SYNCI length */
 627                 regs->regs[rt] = min(current_cpu_data.dcache.linesz,
 628                                      current_cpu_data.icache.linesz);
 629                 return 0;
 630         case 2:         /* Read count register */
 631                 regs->regs[rt] = read_c0_count();
 632                 return 0;
 633         case 3:         /* Count register resolution */
 634                 switch (current_cpu_type()) {
 635                 case CPU_20KC:
 636                 case CPU_25KF:
 637                         regs->regs[rt] = 1;
 638                         break;
 639                 default:
 640                         regs->regs[rt] = 2;
 641                 }
 642                 return 0;
 643         case 29:
 644                 regs->regs[rt] = ti->tp_value;
 645                 return 0;
 646         default:
 647                 return -1;
 648         }
 649 }
 650
 651 static int simulate_rdhwr_normal(struct pt_regs *regs, unsigned int opcode)
 652 {
 653         if ((opcode & OPCODE) == SPEC3 && (opcode & FUNC) == RDHWR) {
 654                 int rd = (opcode & RD) >> 11;
 655                 int rt = (opcode & RT) >> 16;
 656
 657                 simulate_rdhwr(regs, rd, rt);
 658                 return 0;
 659         }
 660
 661         /* Not ours.  */
 662         return -1;
 663 }
 664
 665 static int simulate_rdhwr_mm(struct pt_regs *regs, unsigned short opcode)
 666 {
 667         if ((opcode & MM_POOL32A_FUNC) == MM_RDHWR) {
 668                 int rd = (opcode & MM_RS) >> 16;
 669                 int rt = (opcode & MM_RT) >> 21;
 670                 simulate_rdhwr(regs, rd, rt);
 671                 return 0;
 672         }
 673
 674         /* Not ours.  */
 675         return -1;
 676 }
 677
 678 static int simulate_sync(struct pt_regs *regs, unsigned int opcode)
 679 {
 680         if ((opcode & OPCODE) == SPEC0 && (opcode & FUNC) == SYNC) {
 681                 perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 682                                 1, regs, 0);
 683                 return 0;
 684         }
 685
 686         return -1;                      /* Must be something else ... */
 687 }
 688
 689 asmlinkage void do_ov(struct pt_regs *regs)
 690 {
 691         enum ctx_state prev_state;
 692         siginfo_t info;
 693
 694         prev_state = exception_enter();
 695         die_if_kernel("Integer overflow", regs);
 696
 697         info.si_code = FPE_INTOVF;
 698         info.si_signo = SIGFPE;
 699         info.si_errno = 0;
 700         info.si_addr = (void __user *) regs->cp0_epc;
 701         force_sig_info(SIGFPE, &info, current);
 702         exception_exit(prev_state);
 703 }
 704
 705 int process_fpemu_return(int sig, void __user *fault_addr, unsigned long fcr31)
 706 {
 707         struct siginfo si = { 0 };
 708
 709         switch (sig) {
 710         case 0:
 711                 return 0;
 712
 713         case SIGFPE:
 714                 si.si_addr = fault_addr;
 715                 si.si_signo = sig;
 716                 /*
 717                  * Inexact can happen together with Overflow or Underflow.
 718                  * Respect the mask to deliver the correct exception.
 719                  */
 720                 fcr31 &= (fcr31 & FPU_CSR_ALL_E) <<
 721                          (ffs(FPU_CSR_ALL_X) - ffs(FPU_CSR_ALL_E));
 722                 if (fcr31 & FPU_CSR_INV_X)
 723                         si.si_code = FPE_FLTINV;
 724                 else if (fcr31 & FPU_CSR_DIV_X)
 725                         si.si_code = FPE_FLTDIV;
 726                 else if (fcr31 & FPU_CSR_OVF_X)
 727                         si.si_code = FPE_FLTOVF;
 728                 else if (fcr31 & FPU_CSR_UDF_X)
 729                         si.si_code = FPE_FLTUND;
 730                 else if (fcr31 & FPU_CSR_INE_X)
 731                         si.si_code = FPE_FLTRES;
 732                 else
 733                         si.si_code = __SI_FAULT;
 734                 force_sig_info(sig, &si, current);
 735                 return 1;
 736
 737         case SIGBUS:
 738                 si.si_addr = fault_addr;
 739                 si.si_signo = sig;
 740                 si.si_code = BUS_ADRERR;
 741                 force_sig_info(sig, &si, current);
 742                 return 1;
 743
 744         case SIGSEGV:
 745                 si.si_addr = fault_addr;
 746                 si.si_signo = sig;
 747                 down_read(&current->mm->mmap_sem);
 748                 if (find_vma(current->mm, (unsigned long)fault_addr))
 749                         si.si_code = SEGV_ACCERR;
 750                 else
 751                         si.si_code = SEGV_MAPERR;
 752                 up_read(&current->mm->mmap_sem);
 753                 force_sig_info(sig, &si, current);
 754                 return 1;
 755
 756         default:
 757                 force_sig(sig, current);
 758                 return 1;
 759         }
 760 }
 761
 762 static int simulate_fp(struct pt_regs *regs, unsigned int opcode,
 763                        unsigned long old_epc, unsigned long old_ra)
 764 {
 765         union mips_instruction inst = { .word = opcode };
 766         void __user *fault_addr;
 767         unsigned long fcr31;
 768         int sig;
 769
 770         /* If it's obviously not an FP instruction, skip it */
 771         switch (inst.i_format.opcode) {
 772         case cop1_op:
 773         case cop1x_op:
 774         case lwc1_op:
 775         case ldc1_op:
 776         case swc1_op:
 777         case sdc1_op:
 778                 break;
 779
 780         default:
 781                 return -1;
 782         }
 783
 784         /*
 785          * do_ri skipped over the instruction via compute_return_epc, undo
 786          * that for the FPU emulator.
 787          */
 788         regs->cp0_epc = old_epc;
 789         regs->regs[31] = old_ra;
 790
 791         /* Save the FP context to struct thread_struct */
 792         lose_fpu(1);
 793
 794         /* Run the emulator */
 795         sig = fpu_emulator_cop1Handler(regs, &current->thread.fpu, 1,
 796                                        &fault_addr);
 797         fcr31 = current->thread.fpu.fcr31;
 798
 799         /*
 800          * We can't allow the emulated instruction to leave any of
 801          * the cause bits set in $fcr31.
 802          */
 803         current->thread.fpu.fcr31 &= ~FPU_CSR_ALL_X;
 804
 805         /* Restore the hardware register state */
 806         own_fpu(1);
 807
 808         /* Send a signal if required.  */
 809         process_fpemu_return(sig, fault_addr, fcr31);
 810
 811         return 0;
 812 }
 813
 814 /*
 815  * XXX Delayed fp exceptions when doing a lazy ctx switch XXX
 816  */
 817 asmlinkage void do_fpe(struct pt_regs *regs, unsigned long fcr31)
 818 {
 819         enum ctx_state prev_state;
 820         void __user *fault_addr;
 821         int sig;
 822
 823         prev_state = exception_enter();
 824         if (notify_die(DIE_FP, "FP exception", regs, 0, current->thread.trap_nr,
 825                        SIGFPE) == NOTIFY_STOP)
 826                 goto out;
 827
 828         /* Clear FCSR.Cause before enabling interrupts */
 829         write_32bit_cp1_register(CP1_STATUS, fcr31 & ~FPU_CSR_ALL_X);
 830         local_irq_enable();
 831
 832         die_if_kernel("FP exception in kernel code", regs);
 833
 834         if (fcr31 & FPU_CSR_UNI_X) {
 835                 /*
 836                  * Unimplemented operation exception.  If we've got the full
 837                  * software emulator on-board, let's use it...
 838                  *
 839                  * Force FPU to dump state into task/thread context.  We're
 840                  * moving a lot of data here for what is probably a single
 841                  * instruction, but the alternative is to pre-decode the FP
 842                  * register operands before invoking the emulator, which seems
 843                  * a bit extreme for what should be an infrequent event.
 844                  */
 845                 /* Ensure 'resume' not overwrite saved fp context again. */
 846                 lose_fpu(1);
 847
 848                 /* Run the emulator */
 849                 sig = fpu_emulator_cop1Handler(regs, &current->thread.fpu, 1,
 850                                                &fault_addr);
 851                 fcr31 = current->thread.fpu.fcr31;
 852
 853                 /*
 854                  * We can't allow the emulated instruction to leave any of
 855                  * the cause bits set in $fcr31.
 856                  */
 857                 current->thread.fpu.fcr31 &= ~FPU_CSR_ALL_X;
 858
 859                 /* Restore the hardware register state */
 860                 own_fpu(1);     /* Using the FPU again.  */
 861         } else {
 862                 sig = SIGFPE;
 863                 fault_addr = (void __user *) regs->cp0_epc;
 864         }
 865
 866         /* Send a signal if required.  */
 867         process_fpemu_return(sig, fault_addr, fcr31);
 868
 869 out:
 870         exception_exit(prev_state);
 871 }
 872
 873 void do_trap_or_bp(struct pt_regs *regs, unsigned int code,
 874         const char *str)
 875 {
 876         siginfo_t info;
 877         char b[40];
 878
 879 #ifdef CONFIG_KGDB_LOW_LEVEL_TRAP
 880         if (kgdb_ll_trap(DIE_TRAP, str, regs, code, current->thread.trap_nr,
 881                          SIGTRAP) == NOTIFY_STOP)
 882                 return;
 883 #endif /* CONFIG_KGDB_LOW_LEVEL_TRAP */
 884
 885         if (notify_die(DIE_TRAP, str, regs, code, current->thread.trap_nr,
 886                        SIGTRAP) == NOTIFY_STOP)
 887                 return;
 888
 889         /*
 890          * A short test says that IRIX 5.3 sends SIGTRAP for all trap
 891          * insns, even for trap and break codes that indicate arithmetic
 892          * failures.  Weird ...
 893          * But should we continue the brokenness???  --macro
 894          */
 895         switch (code) {
 896         case BRK_OVERFLOW:
 897         case BRK_DIVZERO:
 898                 scnprintf(b, sizeof(b), "%s instruction in kernel code", str);
 899                 die_if_kernel(b, regs);
 900                 if (code == BRK_DIVZERO)
 901                         info.si_code = FPE_INTDIV;
 902                 else
 903                         info.si_code = FPE_INTOVF;
 904                 info.si_signo = SIGFPE;
 905                 info.si_errno = 0;
 906                 info.si_addr = (void __user *) regs->cp0_epc;
 907                 force_sig_info(SIGFPE, &info, current);
 908                 break;
 909         case BRK_BUG:
 910                 die_if_kernel("Kernel bug detected", regs);
 911                 force_sig(SIGTRAP, current);
 912                 break;
 913         case BRK_MEMU:
 914                 /*
 915                  * This breakpoint code is used by the FPU emulator to retake
 916                  * control of the CPU after executing the instruction from the
 917                  * delay slot of an emulated branch.
 918                  *
 919                  * Terminate if exception was recognized as a delay slot return
 920                  * otherwise handle as normal.
 921                  */
 922                 if (do_dsemulret(regs))
 923                         return;
 924
 925                 die_if_kernel("Math emu break/trap", regs);
 926                 force_sig(SIGTRAP, current);
 927                 break;
 928         default:
 929                 scnprintf(b, sizeof(b), "%s instruction in kernel code", str);
 930                 die_if_kernel(b, regs);
 931                 force_sig(SIGTRAP, current);
 932         }
 933 }
 934
 935 asmlinkage void do_bp(struct pt_regs *regs)
 936 {
 937         unsigned long epc = msk_isa16_mode(exception_epc(regs));
 938         unsigned int opcode, bcode;
 939         enum ctx_state prev_state;
 940         mm_segment_t seg;
 941
 942         seg = get_fs();
 943         if (!user_mode(regs))
 944                 set_fs(KERNEL_DS);
 945
 946         prev_state = exception_enter();
 947         current->thread.trap_nr = (regs->cp0_cause >> 2) & 0x1f;
 948         if (get_isa16_mode(regs->cp0_epc)) {
 949                 u16 instr[2];
 950
 951                 if (__get_user(instr[0], (u16 __user *)epc))
 952                         goto out_sigsegv;
 953
 954                 if (!cpu_has_mmips) {
 955                         /* MIPS16e mode */
 956                         bcode = (instr[0] >> 5) & 0x3f;
 957                 } else if (mm_insn_16bit(instr[0])) {
 958                         /* 16-bit microMIPS BREAK */
 959                         bcode = instr[0] & 0xf;
 960                 } else {
 961                         /* 32-bit microMIPS BREAK */
 962                         if (__get_user(instr[1], (u16 __user *)(epc + 2)))
 963                                 goto out_sigsegv;
 964                         opcode = (instr[0] << 16) | instr[1];
 965                         bcode = (opcode >> 6) & ((1 << 20) - 1);
 966                 }
 967         } else {
 968                 if (__get_user(opcode, (unsigned int __user *)epc))
 969                         goto out_sigsegv;
 970                 bcode = (opcode >> 6) & ((1 << 20) - 1);
 971         }
 972
 973         /*
 974          * There is the ancient bug in the MIPS assemblers that the break
 975          * code starts left to bit 16 instead to bit 6 in the opcode.
 976          * Gas is bug-compatible, but not always, grrr...
 977          * We handle both cases with a simple heuristics.  --macro
 978          */
 979         if (bcode >= (1 << 10))
 980                 bcode = ((bcode & ((1 << 10) - 1)) << 10) | (bcode >> 10);
 981
 982         /*
 983          * notify the kprobe handlers, if instruction is likely to
 984          * pertain to them.
 985          */
 986         switch (bcode) {
 987         case BRK_KPROBE_BP:
 988                 if (notify_die(DIE_BREAK, "debug", regs, bcode,
 989                                current->thread.trap_nr, SIGTRAP) == NOTIFY_STOP)
 990                         goto out;
 991                 else
 992                         break;
 993         case BRK_KPROBE_SSTEPBP:
 994                 if (notify_die(DIE_SSTEPBP, "single_step", regs, bcode,
 995                                current->thread.trap_nr, SIGTRAP) == NOTIFY_STOP)
 996                         goto out;
 997                 else
 998                         break;
 999         default:
1000                 break;
1001         }
1002
1003         do_trap_or_bp(regs, bcode, "Break");
1004
1005 out:
1006         set_fs(seg);
1007         exception_exit(prev_state);
1008         return;
1009
1010 out_sigsegv:
1011         force_sig(SIGSEGV, current);
1012         goto out;
1013 }
1014
1015 asmlinkage void do_tr(struct pt_regs *regs)
1016 {
1017         u32 opcode, tcode = 0;
1018         enum ctx_state prev_state;
1019         u16 instr[2];
1020         mm_segment_t seg;
1021         unsigned long epc = msk_isa16_mode(exception_epc(regs));
1022
1023         seg = get_fs();
1024         if (!user_mode(regs))
1025                 set_fs(get_ds());
1026
1027         prev_state = exception_enter();
1028         current->thread.trap_nr = (regs->cp0_cause >> 2) & 0x1f;
1029         if (get_isa16_mode(regs->cp0_epc)) {
1030                 if (__get_user(instr[0], (u16 __user *)(epc + 0)) ||
1031                     __get_user(instr[1], (u16 __user *)(epc + 2)))
1032                         goto out_sigsegv;
1033                 opcode = (instr[0] << 16) | instr[1];
1034                 /* Immediate versions don't provide a code.  */
1035                 if (!(opcode & OPCODE))
1036                         tcode = (opcode >> 12) & ((1 << 4) - 1);
1037         } else {
1038                 if (__get_user(opcode, (u32 __user *)epc))
1039                         goto out_sigsegv;
1040                 /* Immediate versions don't provide a code.  */
1041                 if (!(opcode & OPCODE))
1042                         tcode = (opcode >> 6) & ((1 << 10) - 1);
1043         }
1044
1045         do_trap_or_bp(regs, tcode, "Trap");
1046
1047 out:
1048         set_fs(seg);
1049         exception_exit(prev_state);
1050         return;
1051
1052 out_sigsegv:
1053         force_sig(SIGSEGV, current);
1054         goto out;
1055 }
1056
1057 asmlinkage void do_ri(struct pt_regs *regs)
1058 {
1059         unsigned int __user *epc = (unsigned int __user *)exception_epc(regs);
1060         unsigned long old_epc = regs->cp0_epc;
1061         unsigned long old31 = regs->regs[31];
1062         enum ctx_state prev_state;
1063         unsigned int opcode = 0;
1064         int status = -1;
1065
1066         /*
1067          * Avoid any kernel code. Just emulate the R2 instruction
1068          * as quickly as possible.
1069          */
1070         if (mipsr2_emulation && cpu_has_mips_r6 &&
1071             likely(user_mode(regs)) &&
1072             likely(get_user(opcode, epc) >= 0)) {
1073                 unsigned long fcr31 = 0;
1074
1075                 status = mipsr2_decoder(regs, opcode, &fcr31);
1076                 switch (status) {
1077                 case 0:
1078                 case SIGEMT:
1079                         task_thread_info(current)->r2_emul_return = 1;
1080                         return;
1081                 case SIGILL:
1082                         goto no_r2_instr;
1083                 default:
1084                         process_fpemu_return(status,
1085                                              &current->thread.cp0_baduaddr,
1086                                              fcr31);
1087                         task_thread_info(current)->r2_emul_return = 1;
1088                         return;
1089                 }
1090         }
1091
1092 no_r2_instr:
1093
1094         prev_state = exception_enter();
1095         current->thread.trap_nr = (regs->cp0_cause >> 2) & 0x1f;
1096
1097         if (notify_die(DIE_RI, "RI Fault", regs, 0, current->thread.trap_nr,
1098                        SIGILL) == NOTIFY_STOP)
1099                 goto out;
1100
1101         die_if_kernel("Reserved instruction in kernel code", regs);
1102
1103         if (unlikely(compute_return_epc(regs) < 0))
1104                 goto out;
1105
1106         if (get_isa16_mode(regs->cp0_epc)) {
1107                 unsigned short mmop[2] = { 0 };
1108
1109                 if (unlikely(get_user(mmop[0], epc) < 0))
1110                         status = SIGSEGV;
1111                 if (unlikely(get_user(mmop[1], epc) < 0))
1112                         status = SIGSEGV;
1113                 opcode = (mmop[0] << 16) | mmop[1];
1114
1115                 if (status < 0)
1116                         status = simulate_rdhwr_mm(regs, opcode);
1117         } else {
1118                 if (unlikely(get_user(opcode, epc) < 0))
1119                         status = SIGSEGV;
1120
1121                 if (!cpu_has_llsc && status < 0)
1122                         status = simulate_llsc(regs, opcode);
1123
1124                 if (status < 0)
1125                         status = simulate_rdhwr_normal(regs, opcode);
1126
1127                 if (status < 0)
1128                         status = simulate_sync(regs, opcode);
1129
1130                 if (status < 0)
1131                         status = simulate_fp(regs, opcode, old_epc, old31);
1132         }
1133
1134         if (status < 0)
1135                 status = SIGILL;
1136
1137         if (unlikely(status > 0)) {
1138                 regs->cp0_epc = old_epc;                /* Undo skip-over.  */
1139                 regs->regs[31] = old31;
1140                 force_sig(status, current);
1141         }
1142
1143 out:
1144         exception_exit(prev_state);
1145 }
1146
1147 /*
1148  * MIPS MT processors may have fewer FPU contexts than CPU threads. If we've
1149  * emulated more than some threshold number of instructions, force migration to
1150  * a "CPU" that has FP support.
1151  */
1152 static void mt_ase_fp_affinity(void)
1153 {
1154 #ifdef CONFIG_MIPS_MT_FPAFF
1155         if (mt_fpemul_threshold > 0 &&
1156              ((current->thread.emulated_fp++ > mt_fpemul_threshold))) {
1157                 /*
1158                  * If there's no FPU present, or if the application has already
1159                  * restricted the allowed set to exclude any CPUs with FPUs,
1160                  * we'll skip the procedure.
1161                  */
1162                 if (cpumask_intersects(&current->cpus_allowed, &mt_fpu_cpumask)) {
1163                         cpumask_t tmask;
1164
1165                         current->thread.user_cpus_allowed
1166                                 = current->cpus_allowed;
1167                         cpumask_and(&tmask, &current->cpus_allowed,
1168                                     &mt_fpu_cpumask);
1169                         set_cpus_allowed_ptr(current, &tmask);
1170                         set_thread_flag(TIF_FPUBOUND);
1171                 }
1172         }
1173 #endif /* CONFIG_MIPS_MT_FPAFF */
1174 }
1175
1176 /*
1177  * No lock; only written during early bootup by CPU 0.
1178  */
1179 static RAW_NOTIFIER_HEAD(cu2_chain);
1180
1181 int __ref register_cu2_notifier(struct notifier_block *nb)
1182 {
1183         return raw_notifier_chain_register(&cu2_chain, nb);
1184 }
1185
1186 int cu2_notifier_call_chain(unsigned long val, void *v)
1187 {
1188         return raw_notifier_call_chain(&cu2_chain, val, v);
1189 }
1190
1191 static int default_cu2_call(struct notifier_block *nfb, unsigned long action,
1192         void *data)
1193 {
1194         struct pt_regs *regs = data;
1195
1196         die_if_kernel("COP2: Unhandled kernel unaligned access or invalid "
1197                               "instruction", regs);
1198         force_sig(SIGILL, current);
1199
1200         return NOTIFY_OK;
1201 }
1202
1203 static int wait_on_fp_mode_switch(atomic_t *p)
1204 {
1205         /*
1206          * The FP mode for this task is currently being switched. That may
1207          * involve modifications to the format of this tasks FP context which
1208          * make it unsafe to proceed with execution for the moment. Instead,
1209          * schedule some other task.
1210          */
1211         schedule();
1212         return 0;
1213 }
1214
1215 static int enable_restore_fp_context(int msa)
1216 {
1217         int err, was_fpu_owner, prior_msa;
1218
1219         /*
1220          * If an FP mode switch is currently underway, wait for it to
1221          * complete before proceeding.
1222          */
1223         wait_on_atomic_t(&current->mm->context.fp_mode_switching,
1224                          wait_on_fp_mode_switch, TASK_KILLABLE);
1225
1226         if (!used_math()) {
1227                 /* First time FP context user. */
1228                 preempt_disable();
1229                 err = init_fpu();
1230                 if (msa && !err) {
1231                         enable_msa();
1232                         _init_msa_upper();
1233                         set_thread_flag(TIF_USEDMSA);
1234                         set_thread_flag(TIF_MSA_CTX_LIVE);
1235                 }
1236                 preempt_enable();
1237                 if (!err)
1238                         set_used_math();
1239                 return err;
1240         }
1241
1242         /*
1243          * This task has formerly used the FP context.
1244          *
1245          * If this thread has no live MSA vector context then we can simply
1246          * restore the scalar FP context. If it has live MSA vector context
1247          * (that is, it has or may have used MSA since last performing a
1248          * function call) then we'll need to restore the vector context. This
1249          * applies even if we're currently only executing a scalar FP
1250          * instruction. This is because if we were to later execute an MSA
1251          * instruction then we'd either have to:
1252          *
1253          *  - Restore the vector context & clobber any registers modified by
1254          *    scalar FP instructions between now & then.
1255          *
1256          * or
1257          *
1258          *  - Not restore the vector context & lose the most significant bits
1259          *    of all vector registers.
1260          *
1261          * Neither of those options is acceptable. We cannot restore the least
1262          * significant bits of the registers now & only restore the most
1263          * significant bits later because the most significant bits of any
1264          * vector registers whose aliased FP register is modified now will have
1265          * been zeroed. We'd have no way to know that when restoring the vector
1266          * context & thus may load an outdated value for the most significant
1267          * bits of a vector register.
1268          */
1269         if (!msa && !thread_msa_context_live())
1270                 return own_fpu(1);
1271
1272         /*
1273          * This task is using or has previously used MSA. Thus we require
1274          * that Status.FR == 1.
1275          */
1276         preempt_disable();
1277         was_fpu_owner = is_fpu_owner();
1278         err = own_fpu_inatomic(0);
1279         if (err)
1280                 goto out;
1281
1282         enable_msa();
1283         write_msa_csr(current->thread.fpu.msacsr);
1284         set_thread_flag(TIF_USEDMSA);
1285
1286         /*
1287          * If this is the first time that the task is using MSA and it has
1288          * previously used scalar FP in this time slice then we already nave
1289          * FP context which we shouldn't clobber. We do however need to clear
1290          * the upper 64b of each vector register so that this task has no
1291          * opportunity to see data left behind by another.
1292          */
1293         prior_msa = test_and_set_thread_flag(TIF_MSA_CTX_LIVE);
1294         if (!prior_msa && was_fpu_owner) {
1295                 _init_msa_upper();
1296
1297                 goto out;
1298         }
1299
1300         if (!prior_msa) {
1301                 /*
1302                  * Restore the least significant 64b of each vector register
1303                  * from the existing scalar FP context.
1304                  */
1305                 _restore_fp(current);
1306
1307                 /*
1308                  * The task has not formerly used MSA, so clear the upper 64b
1309                  * of each vector register such that it cannot see data left
1310                  * behind by another task.
1311                  */
1312                 _init_msa_upper();
1313         } else {
1314                 /* We need to restore the vector context. */
1315                 restore_msa(current);
1316
1317                 /* Restore the scalar FP control & status register */
1318                 if (!was_fpu_owner)
1319                         write_32bit_cp1_register(CP1_STATUS,
1320                                                  current->thread.fpu.fcr31);
1321         }
1322
1323 out:
1324         preempt_enable();
1325
1326         return 0;
1327 }
1328
1329 asmlinkage void do_cpu(struct pt_regs *regs)
1330 {
1331         enum ctx_state prev_state;
1332         unsigned int __user *epc;
1333         unsigned long old_epc, old31;
1334         void __user *fault_addr;
1335         unsigned int opcode;
1336         unsigned long fcr31;
1337         unsigned int cpid;
1338         int status, err;
1339         unsigned long __maybe_unused flags;
1340         int sig;
1341
1342         prev_state = exception_enter();
1343         cpid = (regs->cp0_cause >> CAUSEB_CE) & 3;
1344
1345         if (cpid != 2)
1346                 die_if_kernel("do_cpu invoked from kernel context!", regs);
1347
1348         switch (cpid) {
1349         case 0:
1350                 epc = (unsigned int __user *)exception_epc(regs);
1351                 old_epc = regs->cp0_epc;
1352                 old31 = regs->regs[31];
1353                 opcode = 0;
1354                 status = -1;
1355
1356                 if (unlikely(compute_return_epc(regs) < 0))
1357                         break;
1358
1359                 if (get_isa16_mode(regs->cp0_epc)) {
1360                         unsigned short mmop[2] = { 0 };
1361
1362                         if (unlikely(get_user(mmop[0], epc) < 0))
1363                                 status = SIGSEGV;
1364                         if (unlikely(get_user(mmop[1], epc) < 0))
1365                                 status = SIGSEGV;
1366                         opcode = (mmop[0] << 16) | mmop[1];
1367
1368                         if (status < 0)
1369                                 status = simulate_rdhwr_mm(regs, opcode);
1370                 } else {
1371                         if (unlikely(get_user(opcode, epc) < 0))
1372                                 status = SIGSEGV;
1373
1374                         if (!cpu_has_llsc && status < 0)
1375                                 status = simulate_llsc(regs, opcode);
1376
1377                         if (status < 0)
1378                                 status = simulate_rdhwr_normal(regs, opcode);
1379                 }
1380
1381                 if (status < 0)
1382                         status = SIGILL;
1383
1384                 if (unlikely(status > 0)) {
1385                         regs->cp0_epc = old_epc;        /* Undo skip-over.  */
1386                         regs->regs[31] = old31;
1387                         force_sig(status, current);
1388                 }
1389
1390                 break;
1391
1392         case 3:
1393                 /*
1394                  * The COP3 opcode space and consequently the CP0.Status.CU3
1395                  * bit and the CP0.Cause.CE=3 encoding have been removed as
1396                  * of the MIPS III ISA.  From the MIPS IV and MIPS32r2 ISAs
1397                  * up the space has been reused for COP1X instructions, that
1398                  * are enabled by the CP0.Status.CU1 bit and consequently
1399                  * use the CP0.Cause.CE=1 encoding for Coprocessor Unusable
1400                  * exceptions.  Some FPU-less processors that implement one
1401                  * of these ISAs however use this code erroneously for COP1X
1402                  * instructions.  Therefore we redirect this trap to the FP
1403                  * emulator too.
1404                  */
1405                 if (raw_cpu_has_fpu || !cpu_has_mips_4_5_64_r2_r6) {
1406                         force_sig(SIGILL, current);
1407                         break;
1408                 }
1409                 /* Fall through.  */
1410
1411         case 1:
1412                 err = enable_restore_fp_context(0);
1413
1414                 if (raw_cpu_has_fpu && !err)
1415                         break;
1416
1417                 sig = fpu_emulator_cop1Handler(regs, &current->thread.fpu, 0,
1418                                                &fault_addr);
1419                 fcr31 = current->thread.fpu.fcr31;
1420
1421                 /*
1422                  * We can't allow the emulated instruction to leave
1423                  * any of the cause bits set in $fcr31.
1424                  */
1425                 current->thread.fpu.fcr31 &= ~FPU_CSR_ALL_X;
1426
1427                 /* Send a signal if required.  */
1428                 if (!process_fpemu_return(sig, fault_addr, fcr31) && !err)
1429                         mt_ase_fp_affinity();
1430
1431                 break;
1432
1433         case 2:
1434                 raw_notifier_call_chain(&cu2_chain, CU2_EXCEPTION, regs);
1435                 break;
1436         }
1437
1438         exception_exit(prev_state);
1439 }
1440
1441 asmlinkage void do_msa_fpe(struct pt_regs *regs, unsigned int msacsr)
1442 {
1443         enum ctx_state prev_state;
1444
1445         prev_state = exception_enter();
1446         current->thread.trap_nr = (regs->cp0_cause >> 2) & 0x1f;
1447         if (notify_die(DIE_MSAFP, "MSA FP exception", regs, 0,
1448                        current->thread.trap_nr, SIGFPE) == NOTIFY_STOP)
1449                 goto out;
1450
1451         /* Clear MSACSR.Cause before enabling interrupts */
1452         write_msa_csr(msacsr & ~MSA_CSR_CAUSEF);
1453         local_irq_enable();
1454
1455         die_if_kernel("do_msa_fpe invoked from kernel context!", regs);
1456         force_sig(SIGFPE, current);
1457 out:
1458         exception_exit(prev_state);
1459 }
1460
1461 asmlinkage void do_msa(struct pt_regs *regs)
1462 {
1463         enum ctx_state prev_state;
1464         int err;
1465
1466         prev_state = exception_enter();
1467
1468         if (!cpu_has_msa || test_thread_flag(TIF_32BIT_FPREGS)) {
1469                 force_sig(SIGILL, current);
1470                 goto out;
1471         }
1472
1473         die_if_kernel("do_msa invoked from kernel context!", regs);
1474
1475         err = enable_restore_fp_context(1);
1476         if (err)
1477                 force_sig(SIGILL, current);
1478 out:
1479         exception_exit(prev_state);
1480 }
1481
1482 asmlinkage void do_mdmx(struct pt_regs *regs)
1483 {
1484         enum ctx_state prev_state;
1485
1486         prev_state = exception_enter();
1487         force_sig(SIGILL, current);
1488         exception_exit(prev_state);
1489 }
1490
1491 /*
1492  * Called with interrupts disabled.
1493  */
1494 asmlinkage void do_watch(struct pt_regs *regs)
1495 {
1496         enum ctx_state prev_state;
1497         u32 cause;
1498
1499         prev_state = exception_enter();
1500         /*
1501          * Clear WP (bit 22) bit of cause register so we don't loop
1502          * forever.
1503          */
1504         cause = read_c0_cause();
1505         cause &= ~(1 << 22);
1506         write_c0_cause(cause);
1507
1508         /*
1509          * If the current thread has the watch registers loaded, save
1510          * their values and send SIGTRAP.  Otherwise another thread
1511          * left the registers set, clear them and continue.
1512          */
1513         if (test_tsk_thread_flag(current, TIF_LOAD_WATCH)) {
1514                 mips_read_watch_registers();
1515                 local_irq_enable();
1516                 force_sig(SIGTRAP, current);
1517         } else {
1518                 mips_clear_watch_registers();
1519                 local_irq_enable();
1520         }
1521         exception_exit(prev_state);
1522 }
1523
1524 asmlinkage void do_mcheck(struct pt_regs *regs)
1525 {
1526         int multi_match = regs->cp0_status & ST0_TS;
1527         enum ctx_state prev_state;
1528         mm_segment_t old_fs = get_fs();
1529
1530         prev_state = exception_enter();
1531         show_regs(regs);
1532
1533         if (multi_match) {
1534                 dump_tlb_regs();
1535                 pr_info("\n");
1536                 dump_tlb_all();
1537         }
1538
1539         if (!user_mode(regs))
1540                 set_fs(KERNEL_DS);
1541
1542         show_code((unsigned int __user *) regs->cp0_epc);
1543
1544         set_fs(old_fs);
1545
1546         /*
1547          * Some chips may have other causes of machine check (e.g. SB1
1548          * graduation timer)
1549          */
1550         panic("Caught Machine Check exception - %scaused by multiple "
1551               "matching entries in the TLB.",
1552               (multi_match) ? "" : "not ");
1553 }
1554
1555 asmlinkage void do_mt(struct pt_regs *regs)
1556 {
1557         int subcode;
1558
1559         subcode = (read_vpe_c0_vpecontrol() & VPECONTROL_EXCPT)
1560                         >> VPECONTROL_EXCPT_SHIFT;
1561         switch (subcode) {
1562         case 0:
1563                 printk(KERN_DEBUG "Thread Underflow\n");
1564                 break;
1565         case 1:
1566                 printk(KERN_DEBUG "Thread Overflow\n");
1567                 break;
1568         case 2:
1569                 printk(KERN_DEBUG "Invalid YIELD Qualifier\n");
1570                 break;
1571         case 3:
1572                 printk(KERN_DEBUG "Gating Storage Exception\n");
1573                 break;
1574         case 4:
1575                 printk(KERN_DEBUG "YIELD Scheduler Exception\n");
1576                 break;
1577         case 5:
1578                 printk(KERN_DEBUG "Gating Storage Scheduler Exception\n");
1579                 break;
1580         default:
1581                 printk(KERN_DEBUG "*** UNKNOWN THREAD EXCEPTION %d ***\n",
1582                         subcode);
1583                 break;
1584         }
1585         die_if_kernel("MIPS MT Thread exception in kernel", regs);
1586
1587         force_sig(SIGILL, current);
1588 }
1589
1590
1591 asmlinkage void do_dsp(struct pt_regs *regs)
1592 {
1593         if (cpu_has_dsp)
1594                 panic("Unexpected DSP exception");
1595
1596         force_sig(SIGILL, current);
1597 }
1598
1599 asmlinkage void do_reserved(struct pt_regs *regs)
1600 {
1601         /*
1602          * Game over - no way to handle this if it ever occurs.  Most probably
1603          * caused by a new unknown cpu type or after another deadly
1604          * hard/software error.
1605          */
1606         show_regs(regs);
1607         panic("Caught reserved exception %ld - should not happen.",
1608               (regs->cp0_cause & 0x7f) >> 2);
1609 }
1610
1611 static int __initdata l1parity = 1;
1612 static int __init nol1parity(char *s)
1613 {
1614         l1parity = 0;
1615         return 1;
1616 }
1617 __setup("nol1par", nol1parity);
1618 static int __initdata l2parity = 1;
1619 static int __init nol2parity(char *s)
1620 {
1621         l2parity = 0;
1622         return 1;
1623 }
1624 __setup("nol2par", nol2parity);
1625
1626 /*
1627  * Some MIPS CPUs can enable/disable for cache parity detection, but do
1628  * it different ways.
1629  */
1630 static inline void parity_protection_init(void)
1631 {
1632         switch (current_cpu_type()) {
1633         case CPU_24K:
1634         case CPU_34K:
1635         case CPU_74K:
1636         case CPU_1004K:
1637         case CPU_1074K:
1638         case CPU_INTERAPTIV:
1639         case CPU_PROAPTIV:
1640         case CPU_P5600:
1641         case CPU_QEMU_GENERIC:
1642         case CPU_I6400:
1643                 {
1644 #define ERRCTL_PE       0x80000000
1645 #define ERRCTL_L2P      0x00800000
1646                         unsigned long errctl;
1647                         unsigned int l1parity_present, l2parity_present;
1648
1649                         errctl = read_c0_ecc();
1650                         errctl &= ~(ERRCTL_PE|ERRCTL_L2P);
1651
1652                         /* probe L1 parity support */
1653                         write_c0_ecc(errctl | ERRCTL_PE);
1654                         back_to_back_c0_hazard();
1655                         l1parity_present = (read_c0_ecc() & ERRCTL_PE);
1656
1657                         /* probe L2 parity support */
1658                         write_c0_ecc(errctl|ERRCTL_L2P);
1659                         back_to_back_c0_hazard();
1660                         l2parity_present = (read_c0_ecc() & ERRCTL_L2P);
1661
1662                         if (l1parity_present && l2parity_present) {
1663                                 if (l1parity)
1664                                         errctl |= ERRCTL_PE;
1665                                 if (l1parity ^ l2parity)
1666                                         errctl |= ERRCTL_L2P;
1667                         } else if (l1parity_present) {
1668                                 if (l1parity)
1669                                         errctl |= ERRCTL_PE;
1670                         } else if (l2parity_present) {
1671                                 if (l2parity)
1672                                         errctl |= ERRCTL_L2P;
1673                         } else {
1674                                 /* No parity available */
1675                         }
1676
1677                         printk(KERN_INFO "Writing ErrCtl register=%08lx\n", errctl);
1678
1679                         write_c0_ecc(errctl);
1680                         back_to_back_c0_hazard();
1681                         errctl = read_c0_ecc();
1682                         printk(KERN_INFO "Readback ErrCtl register=%08lx\n", errctl);
1683
1684                         if (l1parity_present)
1685                                 printk(KERN_INFO "Cache parity protection %sabled\n",
1686                                        (errctl & ERRCTL_PE) ? "en" : "dis");
1687
1688                         if (l2parity_present) {
1689                                 if (l1parity_present && l1parity)
1690                                         errctl ^= ERRCTL_L2P;
1691                                 printk(KERN_INFO "L2 cache parity protection %sabled\n",
1692                                        (errctl & ERRCTL_L2P) ? "en" : "dis");
1693                         }
1694                 }
1695                 break;
1696
1697         case CPU_5KC:
1698         case CPU_5KE:
1699         case CPU_LOONGSON1:
1700                 write_c0_ecc(0x80000000);
1701                 back_to_back_c0_hazard();
1702                 /* Set the PE bit (bit 31) in the c0_errctl register. */
1703                 printk(KERN_INFO "Cache parity protection %sabled\n",
1704                        (read_c0_ecc() & 0x80000000) ? "en" : "dis");
1705                 break;
1706         case CPU_20KC:
1707         case CPU_25KF:
1708                 /* Clear the DE bit (bit 16) in the c0_status register. */
1709                 printk(KERN_INFO "Enable cache parity protection for "
1710                        "MIPS 20KC/25KF CPUs.\n");
1711                 clear_c0_status(ST0_DE);
1712                 break;
1713         default:
1714                 break;
1715         }
1716 }
1717
1718 asmlinkage void cache_parity_error(void)
1719 {
1720         const int field = 2 * sizeof(unsigned long);
1721         unsigned int reg_val;
1722
1723         /* For the moment, report the problem and hang. */
1724         printk("Cache error exception:\n");
1725         printk("cp0_errorepc == %0*lx\n", field, read_c0_errorepc());
1726         reg_val = read_c0_cacheerr();
1727         printk("c0_cacheerr == %08x\n", reg_val);
1728
1729         printk("Decoded c0_cacheerr: %s cache fault in %s reference.\n",
1730                reg_val & (1<<30) ? "secondary" : "primary",
1731                reg_val & (1<<31) ? "data" : "insn");
1732         if ((cpu_has_mips_r2_r6) &&
1733             ((current_cpu_data.processor_id & 0xff0000) == PRID_COMP_MIPS)) {
1734                 pr_err("Error bits: %s%s%s%s%s%s%s%s\n",
1735                         reg_val & (1<<29) ? "ED " : "",
1736                         reg_val & (1<<28) ? "ET " : "",
1737                         reg_val & (1<<27) ? "ES " : "",
1738                         reg_val & (1<<26) ? "EE " : "",
1739                         reg_val & (1<<25) ? "EB " : "",
1740                         reg_val & (1<<24) ? "EI " : "",
1741                         reg_val & (1<<23) ? "E1 " : "",
1742                         reg_val & (1<<22) ? "E0 " : "");
1743         } else {
1744                 pr_err("Error bits: %s%s%s%s%s%s%s\n",
1745                         reg_val & (1<<29) ? "ED " : "",
1746                         reg_val & (1<<28) ? "ET " : "",
1747                         reg_val & (1<<26) ? "EE " : "",
1748                         reg_val & (1<<25) ? "EB " : "",
1749                         reg_val & (1<<24) ? "EI " : "",
1750                         reg_val & (1<<23) ? "E1 " : "",
1751                         reg_val & (1<<22) ? "E0 " : "");
1752         }
1753         printk("IDX: 0x%08x\n", reg_val & ((1<<22)-1));
1754
1755 #if defined(CONFIG_CPU_MIPS32) || defined(CONFIG_CPU_MIPS64)
1756         if (reg_val & (1<<22))
1757                 printk("DErrAddr0: 0x%0*lx\n", field, read_c0_derraddr0());
1758
1759         if (reg_val & (1<<23))
1760                 printk("DErrAddr1: 0x%0*lx\n", field, read_c0_derraddr1());
1761 #endif
1762
1763         panic("Can't handle the cache error!");
1764 }
1765
1766 asmlinkage void do_ftlb(void)
1767 {
1768         const int field = 2 * sizeof(unsigned long);
1769         unsigned int reg_val;
1770
1771         /* For the moment, report the problem and hang. */
1772         if ((cpu_has_mips_r2_r6) &&
1773             ((current_cpu_data.processor_id & 0xff0000) == PRID_COMP_MIPS)) {
1774                 pr_err("FTLB error exception, cp0_ecc=0x%08x:\n",
1775                        read_c0_ecc());
1776                 pr_err("cp0_errorepc == %0*lx\n", field, read_c0_errorepc());
1777                 reg_val = read_c0_cacheerr();
1778                 pr_err("c0_cacheerr == %08x\n", reg_val);
1779
1780                 if ((reg_val & 0xc0000000) == 0xc0000000) {
1781                         pr_err("Decoded c0_cacheerr: FTLB parity error\n");
1782                 } else {
1783                         pr_err("Decoded c0_cacheerr: %s cache fault in %s reference.\n",
1784                                reg_val & (1<<30) ? "secondary" : "primary",
1785                                reg_val & (1<<31) ? "data" : "insn");
1786                 }
1787         } else {
1788                 pr_err("FTLB error exception\n");
1789         }
1790         /* Just print the cacheerr bits for now */
1791         cache_parity_error();
1792 }
1793
1794 /*
1795  * SDBBP EJTAG debug exception handler.
1796  * We skip the instruction and return to the next instruction.
1797  */
1798 void ejtag_exception_handler(struct pt_regs *regs)
1799 {
1800         const int field = 2 * sizeof(unsigned long);
1801         unsigned long depc, old_epc, old_ra;
1802         unsigned int debug;
1803
1804         printk(KERN_DEBUG "SDBBP EJTAG debug exception - not handled yet, just ignored!\n");
1805         depc = read_c0_depc();
1806         debug = read_c0_debug();
1807         printk(KERN_DEBUG "c0_depc = %0*lx, DEBUG = %08x\n", field, depc, debug);
1808         if (debug & 0x80000000) {
1809                 /*
1810                  * In branch delay slot.
1811                  * We cheat a little bit here and use EPC to calculate the
1812                  * debug return address (DEPC). EPC is restored after the
1813                  * calculation.
1814                  */
1815                 old_epc = regs->cp0_epc;
1816                 old_ra = regs->regs[31];
1817                 regs->cp0_epc = depc;
1818                 compute_return_epc(regs);
1819                 depc = regs->cp0_epc;
1820                 regs->cp0_epc = old_epc;
1821                 regs->regs[31] = old_ra;
1822         } else
1823                 depc += 4;
1824         write_c0_depc(depc);
1825
1826 #if 0
1827         printk(KERN_DEBUG "\n\n----- Enable EJTAG single stepping ----\n\n");
1828         write_c0_debug(debug | 0x100);
1829 #endif
1830 }
1831
1832 /*
1833  * NMI exception handler.
1834  * No lock; only written during early bootup by CPU 0.
1835  */
1836 static RAW_NOTIFIER_HEAD(nmi_chain);
1837
1838 int register_nmi_notifier(struct notifier_block *nb)
1839 {
1840         return raw_notifier_chain_register(&nmi_chain, nb);
1841 }
1842
1843 void __noreturn nmi_exception_handler(struct pt_regs *regs)
1844 {
1845         char str[100];
1846
1847         raw_notifier_call_chain(&nmi_chain, 0, regs);
1848         bust_spinlocks(1);
1849         snprintf(str, 100, "CPU%d NMI taken, CP0_EPC=%lx\n",
1850                  smp_processor_id(), regs->cp0_epc);
1851         regs->cp0_epc = read_c0_errorepc();
1852         die(str, regs);
1853 }
1854
1855 #define VECTORSPACING 0x100     /* for EI/VI mode */
1856
1857 unsigned long ebase;
1858 unsigned long exception_handlers[32];
1859 unsigned long vi_handlers[64];
1860
1861 void __init *set_except_vector(int n, void *addr)
1862 {
1863         unsigned long handler = (unsigned long) addr;
1864         unsigned long old_handler;
1865
1866 #ifdef CONFIG_CPU_MICROMIPS
1867         /*
1868          * Only the TLB handlers are cache aligned with an even
1869          * address. All other handlers are on an odd address and
1870          * require no modification. Otherwise, MIPS32 mode will
1871          * be entered when handling any TLB exceptions. That
1872          * would be bad...since we must stay in microMIPS mode.
1873          */
1874         if (!(handler & 0x1))
1875                 handler |= 1;
1876 #endif
1877         old_handler = xchg(&exception_handlers[n], handler);
1878
1879         if (n == 0 && cpu_has_divec) {
1880 #ifdef CONFIG_CPU_MICROMIPS
1881                 unsigned long jump_mask = ~((1 << 27) - 1);
1882 #else
1883                 unsigned long jump_mask = ~((1 << 28) - 1);
1884 #endif
1885                 u32 *buf = (u32 *)(ebase + 0x200);
1886                 unsigned int k0 = 26;
1887                 if ((handler & jump_mask) == ((ebase + 0x200) & jump_mask)) {
1888                         uasm_i_j(&buf, handler & ~jump_mask);
1889                         uasm_i_nop(&buf);
1890                 } else {
1891                         UASM_i_LA(&buf, k0, handler);
1892                         uasm_i_jr(&buf, k0);
1893                         uasm_i_nop(&buf);
1894                 }
1895                 local_flush_icache_range(ebase + 0x200, (unsigned long)buf);
1896         }
1897         return (void *)old_handler;
1898 }
1899
1900 static void do_default_vi(void)
1901 {
1902         show_regs(get_irq_regs());
1903         panic("Caught unexpected vectored interrupt.");
1904 }
1905
1906 static void *set_vi_srs_handler(int n, vi_handler_t addr, int srs)
1907 {
1908         unsigned long handler;
1909         unsigned long old_handler = vi_handlers[n];
1910         int srssets = current_cpu_data.srsets;
1911         u16 *h;
1912         unsigned char *b;
1913
1914         BUG_ON(!cpu_has_veic && !cpu_has_vint);
1915
1916         if (addr == NULL) {
1917                 handler = (unsigned long) do_default_vi;
1918                 srs = 0;
1919         } else
1920                 handler = (unsigned long) addr;
1921         vi_handlers[n] = handler;
1922
1923         b = (unsigned char *)(ebase + 0x200 + n*VECTORSPACING);
1924
1925         if (srs >= srssets)
1926                 panic("Shadow register set %d not supported", srs);
1927
1928         if (cpu_has_veic) {
1929                 if (board_bind_eic_interrupt)
1930                         board_bind_eic_interrupt(n, srs);
1931         } else if (cpu_has_vint) {
1932                 /* SRSMap is only defined if shadow sets are implemented */
1933                 if (srssets > 1)
1934                         change_c0_srsmap(0xf << n*4, srs << n*4);
1935         }
1936
1937         if (srs == 0) {
1938                 /*
1939                  * If no shadow set is selected then use the default handler
1940                  * that does normal register saving and standard interrupt exit
1941                  */
1942                 extern char except_vec_vi, except_vec_vi_lui;
1943                 extern char except_vec_vi_ori, except_vec_vi_end;
1944                 extern char rollback_except_vec_vi;
1945                 char *vec_start = using_rollback_handler() ?
1946                         &rollback_except_vec_vi : &except_vec_vi;
1947 #if defined(CONFIG_CPU_MICROMIPS) || defined(CONFIG_CPU_BIG_ENDIAN)
1948                 const int lui_offset = &except_vec_vi_lui - vec_start + 2;
1949                 const int ori_offset = &except_vec_vi_ori - vec_start + 2;
1950 #else
1951                 const int lui_offset = &except_vec_vi_lui - vec_start;
1952                 const int ori_offset = &except_vec_vi_ori - vec_start;
1953 #endif
1954                 const int handler_len = &except_vec_vi_end - vec_start;
1955
1956                 if (handler_len > VECTORSPACING) {
1957                         /*
1958                          * Sigh... panicing won't help as the console
1959                          * is probably not configured :(
1960                          */
1961                         panic("VECTORSPACING too small");
1962                 }
1963
1964                 set_handler(((unsigned long)b - ebase), vec_start,
1965 #ifdef CONFIG_CPU_MICROMIPS
1966                                 (handler_len - 1));
1967 #else
1968                                 handler_len);
1969 #endif
1970                 h = (u16 *)(b + lui_offset);
1971                 *h = (handler >> 16) & 0xffff;
1972                 h = (u16 *)(b + ori_offset);
1973                 *h = (handler & 0xffff);
1974                 local_flush_icache_range((unsigned long)b,
1975                                          (unsigned long)(b+handler_len));
1976         }
1977         else {
1978                 /*
1979                  * In other cases jump directly to the interrupt handler. It
1980                  * is the handler's responsibility to save registers if required
1981                  * (eg hi/lo) and return from the exception using "eret".
1982                  */
1983                 u32 insn;
1984
1985                 h = (u16 *)b;
1986                 /* j handler */
1987 #ifdef CONFIG_CPU_MICROMIPS
1988                 insn = 0xd4000000 | (((u32)handler & 0x07ffffff) >> 1);
1989 #else
1990                 insn = 0x08000000 | (((u32)handler & 0x0fffffff) >> 2);
1991 #endif
1992                 h[0] = (insn >> 16) & 0xffff;
1993                 h[1] = insn & 0xffff;
1994                 h[2] = 0;
1995                 h[3] = 0;
1996                 local_flush_icache_range((unsigned long)b,
1997                                          (unsigned long)(b+8));
1998         }
1999
2000         return (void *)old_handler;
2001 }
2002
2003 void *set_vi_handler(int n, vi_handler_t addr)
2004 {
2005         return set_vi_srs_handler(n, addr, 0);
2006 }
2007
2008 extern void tlb_init(void);
2009
2010 /*
2011  * Timer interrupt
2012  */
2013 int cp0_compare_irq;
2014 EXPORT_SYMBOL_GPL(cp0_compare_irq);
2015 int cp0_compare_irq_shift;
2016
2017 /*
2018  * Performance counter IRQ or -1 if shared with timer
2019  */
2020 int cp0_perfcount_irq;
2021 EXPORT_SYMBOL_GPL(cp0_perfcount_irq);
2022
2023 /*
2024  * Fast debug channel IRQ or -1 if not present
2025  */
2026 int cp0_fdc_irq;
2027 EXPORT_SYMBOL_GPL(cp0_fdc_irq);
2028
2029 static int noulri;
2030
2031 static int __init ulri_disable(char *s)
2032 {
2033         pr_info("Disabling ulri\n");
2034         noulri = 1;
2035
2036         return 1;
2037 }
2038 __setup("noulri", ulri_disable);
2039
2040 /* configure STATUS register */
2041 static void configure_status(void)
2042 {
2043         /*
2044          * Disable coprocessors and select 32-bit or 64-bit addressing
2045          * and the 16/32 or 32/32 FPR register model.  Reset the BEV
2046          * flag that some firmware may have left set and the TS bit (for
2047          * IP27).  Set XX for ISA IV code to work.
2048          */
2049         unsigned int status_set = ST0_CU0;
2050 #ifdef CONFIG_64BIT
2051         status_set |= ST0_FR|ST0_KX|ST0_SX|ST0_UX;
2052 #endif
2053         if (current_cpu_data.isa_level & MIPS_CPU_ISA_IV)
2054                 status_set |= ST0_XX;
2055         if (cpu_has_dsp)
2056                 status_set |= ST0_MX;
2057
2058         change_c0_status(ST0_CU|ST0_MX|ST0_RE|ST0_FR|ST0_BEV|ST0_TS|ST0_KX|ST0_SX|ST0_UX,
2059                          status_set);
2060 }
2061
2062 /* configure HWRENA register */
2063 static void configure_hwrena(void)
2064 {
2065         unsigned int hwrena = cpu_hwrena_impl_bits;
2066
2067         if (cpu_has_mips_r2_r6)
2068                 hwrena |= 0x0000000f;
2069
2070         if (!noulri && cpu_has_userlocal)
2071                 hwrena |= (1 << 29);
2072
2073         if (hwrena)
2074                 write_c0_hwrena(hwrena);
2075 }
2076
2077 static void configure_exception_vector(void)
2078 {
2079         if (cpu_has_veic || cpu_has_vint) {
2080                 unsigned long sr = set_c0_status(ST0_BEV);
2081                 write_c0_ebase(ebase);
2082                 write_c0_status(sr);
2083                 /* Setting vector spacing enables EI/VI mode  */
2084                 change_c0_intctl(0x3e0, VECTORSPACING);
2085         }
2086         if (cpu_has_divec) {
2087                 if (cpu_has_mipsmt) {
2088                         unsigned int vpflags = dvpe();
2089                         set_c0_cause(CAUSEF_IV);
2090                         evpe(vpflags);
2091                 } else
2092                         set_c0_cause(CAUSEF_IV);
2093         }
2094 }
2095
2096 void per_cpu_trap_init(bool is_boot_cpu)
2097 {
2098         unsigned int cpu = smp_processor_id();
2099
2100         configure_status();
2101         configure_hwrena();
2102
2103         configure_exception_vector();
2104
2105         /*
2106          * Before R2 both interrupt numbers were fixed to 7, so on R2 only:
2107          *
2108          *  o read IntCtl.IPTI to determine the timer interrupt
2109          *  o read IntCtl.IPPCI to determine the performance counter interrupt
2110          *  o read IntCtl.IPFDC to determine the fast debug channel interrupt
2111          */
2112         if (cpu_has_mips_r2_r6) {
2113                 cp0_compare_irq_shift = CAUSEB_TI - CAUSEB_IP;
2114                 cp0_compare_irq = (read_c0_intctl() >> INTCTLB_IPTI) & 7;
2115                 cp0_perfcount_irq = (read_c0_intctl() >> INTCTLB_IPPCI) & 7;
2116                 cp0_fdc_irq = (read_c0_intctl() >> INTCTLB_IPFDC) & 7;
2117                 if (!cp0_fdc_irq)
2118                         cp0_fdc_irq = -1;
2119
2120         } else {
2121                 cp0_compare_irq = CP0_LEGACY_COMPARE_IRQ;
2122                 cp0_compare_irq_shift = CP0_LEGACY_PERFCNT_IRQ;
2123                 cp0_perfcount_irq = -1;
2124                 cp0_fdc_irq = -1;
2125         }
2126
2127         if (!cpu_data[cpu].asid_cache)
2128                 cpu_data[cpu].asid_cache = ASID_FIRST_VERSION;
2129
2130         atomic_inc(&init_mm.mm_count);
2131         current->active_mm = &init_mm;
2132         BUG_ON(current->mm);
2133         enter_lazy_tlb(&init_mm, current);
2134
2135         /* Boot CPU's cache setup in setup_arch(). */
2136         if (!is_boot_cpu)
2137                 cpu_cache_init();
2138         tlb_init();
2139         TLBMISS_HANDLER_SETUP();
2140 }
2141
2142 /* Install CPU exception handler */
2143 void set_handler(unsigned long offset, void *addr, unsigned long size)
2144 {
2145 #ifdef CONFIG_CPU_MICROMIPS
2146         memcpy((void *)(ebase + offset), ((unsigned char *)addr - 1), size);
2147 #else
2148         memcpy((void *)(ebase + offset), addr, size);
2149 #endif
2150         local_flush_icache_range(ebase + offset, ebase + offset + size);
2151 }
2152
2153 static char panic_null_cerr[] =
2154         "Trying to set NULL cache error exception handler";
2155
2156 /*
2157  * Install uncached CPU exception handler.
2158  * This is suitable only for the cache error exception which is the only
2159  * exception handler that is being run uncached.
2160  */
2161 void set_uncached_handler(unsigned long offset, void *addr,
2162         unsigned long size)
2163 {
2164         unsigned long uncached_ebase = CKSEG1ADDR(ebase);
2165
2166         if (!addr)
2167                 panic(panic_null_cerr);
2168
2169         memcpy((void *)(uncached_ebase + offset), addr, size);
2170 }
2171
2172 static int __initdata rdhwr_noopt;
2173 static int __init set_rdhwr_noopt(char *str)
2174 {
2175         rdhwr_noopt = 1;
2176         return 1;
2177 }
2178
2179 __setup("rdhwr_noopt", set_rdhwr_noopt);
2180
2181 void __init trap_init(void)
2182 {
2183         extern char except_vec3_generic;
2184         extern char except_vec4;
2185         extern char except_vec3_r4000;
2186         unsigned long i;
2187
2188         check_wait();
2189
2190         if (cpu_has_veic || cpu_has_vint) {
2191                 unsigned long size = 0x200 + VECTORSPACING*64;
2192                 ebase = (unsigned long)
2193                         __alloc_bootmem(size, 1 << fls(size), 0);
2194         } else {
2195 #ifdef CONFIG_KVM_GUEST
2196 #define KVM_GUEST_KSEG0     0x40000000
2197         ebase = KVM_GUEST_KSEG0;
2198 #else
2199         ebase = CKSEG0;
2200 #endif
2201                 if (cpu_has_mips_r2_r6)
2202                         ebase += (read_c0_ebase() & 0x3ffff000);
2203         }
2204
2205         if (cpu_has_mmips) {
2206                 unsigned int config3 = read_c0_config3();
2207
2208                 if (IS_ENABLED(CONFIG_CPU_MICROMIPS))
2209                         write_c0_config3(config3 | MIPS_CONF3_ISA_OE);
2210                 else
2211                         write_c0_config3(config3 & ~MIPS_CONF3_ISA_OE);
2212         }
2213
2214         if (board_ebase_setup)
2215                 board_ebase_setup();
2216         per_cpu_trap_init(true);
2217
2218         /*
2219          * Copy the generic exception handlers to their final destination.
2220          * This will be overriden later as suitable for a particular
2221          * configuration.
2222          */
2223         set_handler(0x180, &except_vec3_generic, 0x80);
2224
2225         /*
2226          * Setup default vectors
2227          */
2228         for (i = 0; i <= 31; i++)
2229                 set_except_vector(i, handle_reserved);
2230
2231         /*
2232          * Copy the EJTAG debug exception vector handler code to it's final
2233          * destination.
2234          */
2235         if (cpu_has_ejtag && board_ejtag_handler_setup)
2236                 board_ejtag_handler_setup();
2237
2238         /*
2239          * Only some CPUs have the watch exceptions.
2240          */
2241         if (cpu_has_watch)
2242                 set_except_vector(23, handle_watch);
2243
2244         /*
2245          * Initialise interrupt handlers
2246          */
2247         if (cpu_has_veic || cpu_has_vint) {
2248                 int nvec = cpu_has_veic ? 64 : 8;
2249                 for (i = 0; i < nvec; i++)
2250                         set_vi_handler(i, NULL);
2251         }
2252         else if (cpu_has_divec)
2253                 set_handler(0x200, &except_vec4, 0x8);
2254
2255         /*
2256          * Some CPUs can enable/disable for cache parity detection, but does
2257          * it different ways.
2258          */
2259         parity_protection_init();
2260
2261         /*
2262          * The Data Bus Errors / Instruction Bus Errors are signaled
2263          * by external hardware.  Therefore these two exceptions
2264          * may have board specific handlers.
2265          */
2266         if (board_be_init)
2267                 board_be_init();
2268
2269         set_except_vector(0, using_rollback_handler() ? rollback_handle_int
2270                                                       : handle_int);
2271         set_except_vector(1, handle_tlbm);
2272         set_except_vector(2, handle_tlbl);
2273         set_except_vector(3, handle_tlbs);
2274
2275         set_except_vector(4, handle_adel);
2276         set_except_vector(5, handle_ades);
2277
2278         set_except_vector(6, handle_ibe);
2279         set_except_vector(7, handle_dbe);
2280
2281         set_except_vector(8, handle_sys);
2282         set_except_vector(9, handle_bp);
2283         set_except_vector(10, rdhwr_noopt ? handle_ri :
2284                           (cpu_has_vtag_icache ?
2285                            handle_ri_rdhwr_vivt : handle_ri_rdhwr));
2286         set_except_vector(11, handle_cpu);
2287         set_except_vector(12, handle_ov);
2288         set_except_vector(13, handle_tr);
2289         set_except_vector(14, handle_msa_fpe);
2290
2291         if (current_cpu_type() == CPU_R6000 ||
2292             current_cpu_type() == CPU_R6000A) {
2293                 /*
2294                  * The R6000 is the only R-series CPU that features a machine
2295                  * check exception (similar to the R4000 cache error) and
2296                  * unaligned ldc1/sdc1 exception.  The handlers have not been
2297                  * written yet.  Well, anyway there is no R6000 machine on the
2298                  * current list of targets for Linux/MIPS.
2299                  * (Duh, crap, there is someone with a triple R6k machine)
2300                  */
2301                 //set_except_vector(14, handle_mc);
2302                 //set_except_vector(15, handle_ndc);
2303         }
2304
2305
2306         if (board_nmi_handler_setup)
2307                 board_nmi_handler_setup();
2308
2309         if (cpu_has_fpu && !cpu_has_nofpuex)
2310                 set_except_vector(15, handle_fpe);
2311
2312         set_except_vector(16, handle_ftlb);
2313
2314         if (cpu_has_rixiex) {
2315                 set_except_vector(19, tlb_do_page_fault_0);
2316                 set_except_vector(20, tlb_do_page_fault_0);
2317         }
2318
2319         set_except_vector(21, handle_msa);
2320         set_except_vector(22, handle_mdmx);
2321
2322         if (cpu_has_mcheck)
2323                 set_except_vector(24, handle_mcheck);
2324
2325         if (cpu_has_mipsmt)
2326                 set_except_vector(25, handle_mt);
2327
2328         set_except_vector(26, handle_dsp);
2329
2330         if (board_cache_error_setup)
2331                 board_cache_error_setup();
2332
2333         if (cpu_has_vce)
2334                 /* Special exception: R4[04]00 uses also the divec space. */
2335                 set_handler(0x180, &except_vec3_r4000, 0x100);
2336         else if (cpu_has_4kex)
2337                 set_handler(0x180, &except_vec3_generic, 0x80);
2338         else
2339                 set_handler(0x080, &except_vec3_generic, 0x80);
2340
2341         local_flush_icache_range(ebase, ebase + 0x400);
2342
2343         sort_extable(__start___dbe_table, __stop___dbe_table);
2344
2345         cu2_notifier(default_cu2_call, 0x80000000);     /* Run last  */
2346 }
2347
2348 static int trap_pm_notifier(struct notifier_block *self, unsigned long cmd,
2349                             void *v)
2350 {
2351         switch (cmd) {
2352         case CPU_PM_ENTER_FAILED:
2353         case CPU_PM_EXIT:
2354                 configure_status();
2355                 configure_hwrena();
2356                 configure_exception_vector();
2357
2358                 /* Restore register with CPU number for TLB handlers */
2359                 TLBMISS_HANDLER_RESTORE();
2360
2361                 break;
2362         }
2363
2364         return NOTIFY_OK;
2365 }
2366
2367 static struct notifier_block trap_pm_notifier_block = {
2368         .notifier_call = trap_pm_notifier,
2369 };
2370
2371 static int __init trap_pm_init(void)
2372 {
2373         return cpu_pm_register_notifier(&trap_pm_notifier_block);
2374 }
2375 arch_initcall(trap_pm_init);