drivers/i2c/busses/i2c-designware-core.c

   1 /*
   2  * Synopsys DesignWare I2C adapter driver (master only).
   3  *
   4  * Based on the TI DAVINCI I2C adapter driver.
   5  *
   6  * Copyright (C) 2006 Texas Instruments.
   7  * Copyright (C) 2007 MontaVista Software Inc.
   8  * Copyright (C) 2009 Provigent Ltd.
   9  *
  10  * ----------------------------------------------------------------------------
  11  *
  12  * This program is free software; you can redistribute it and/or modify
  13  * it under the terms of the GNU General Public License as published by
  14  * the Free Software Foundation; either version 2 of the License, or
  15  * (at your option) any later version.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  20  * GNU General Public License for more details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  25  * ----------------------------------------------------------------------------
  26  *
  27  */
  28 #include <linux/export.h>
  29 #include <linux/errno.h>
  30 #include <linux/err.h>
  31 #include <linux/i2c.h>
  32 #include <linux/interrupt.h>
  33 #include <linux/io.h>
  34 #include <linux/pm_runtime.h>
  35 #include <linux/delay.h>
  36 #include <linux/module.h>
  37 #include "i2c-designware-core.h"
  38
  39 /*
  40  * Registers offset
  41  */
  42 #define DW_IC_CON               0x0
  43 #define DW_IC_TAR               0x4
  44 #define DW_IC_DATA_CMD          0x10
  45 #define DW_IC_SS_SCL_HCNT       0x14
  46 #define DW_IC_SS_SCL_LCNT       0x18
  47 #define DW_IC_FS_SCL_HCNT       0x1c
  48 #define DW_IC_FS_SCL_LCNT       0x20
  49 #define DW_IC_INTR_STAT         0x2c
  50 #define DW_IC_INTR_MASK         0x30
  51 #define DW_IC_RAW_INTR_STAT     0x34
  52 #define DW_IC_RX_TL             0x38
  53 #define DW_IC_TX_TL             0x3c
  54 #define DW_IC_CLR_INTR          0x40
  55 #define DW_IC_CLR_RX_UNDER      0x44
  56 #define DW_IC_CLR_RX_OVER       0x48
  57 #define DW_IC_CLR_TX_OVER       0x4c
  58 #define DW_IC_CLR_RD_REQ        0x50
  59 #define DW_IC_CLR_TX_ABRT       0x54
  60 #define DW_IC_CLR_RX_DONE       0x58
  61 #define DW_IC_CLR_ACTIVITY      0x5c
  62 #define DW_IC_CLR_STOP_DET      0x60
  63 #define DW_IC_CLR_START_DET     0x64
  64 #define DW_IC_CLR_GEN_CALL      0x68
  65 #define DW_IC_ENABLE            0x6c
  66 #define DW_IC_STATUS            0x70
  67 #define DW_IC_TXFLR             0x74
  68 #define DW_IC_RXFLR             0x78
  69 #define DW_IC_SDA_HOLD          0x7c
  70 #define DW_IC_TX_ABRT_SOURCE    0x80
  71 #define DW_IC_ENABLE_STATUS     0x9c
  72 #define DW_IC_COMP_PARAM_1      0xf4
  73 #define DW_IC_COMP_VERSION      0xf8
  74 #define DW_IC_SDA_HOLD_MIN_VERS 0x3131312A
  75 #define DW_IC_COMP_TYPE         0xfc
  76 #define DW_IC_COMP_TYPE_VALUE   0x44570140
  77
  78 #define DW_IC_INTR_RX_UNDER     0x001
  79 #define DW_IC_INTR_RX_OVER      0x002
  80 #define DW_IC_INTR_RX_FULL      0x004
  81 #define DW_IC_INTR_TX_OVER      0x008
  82 #define DW_IC_INTR_TX_EMPTY     0x010
  83 #define DW_IC_INTR_RD_REQ       0x020
  84 #define DW_IC_INTR_TX_ABRT      0x040
  85 #define DW_IC_INTR_RX_DONE      0x080
  86 #define DW_IC_INTR_ACTIVITY     0x100
  87 #define DW_IC_INTR_STOP_DET     0x200
  88 #define DW_IC_INTR_START_DET    0x400
  89 #define DW_IC_INTR_GEN_CALL     0x800
  90
  91 #define DW_IC_INTR_DEFAULT_MASK         (DW_IC_INTR_RX_FULL | \
  92                                          DW_IC_INTR_TX_EMPTY | \
  93                                          DW_IC_INTR_TX_ABRT | \
  94                                          DW_IC_INTR_STOP_DET)
  95
  96 #define DW_IC_STATUS_ACTIVITY   0x1
  97
  98 #define DW_IC_ERR_TX_ABRT       0x1
  99
 100 #define DW_IC_TAR_10BITADDR_MASTER BIT(12)
 101
 102 /*
 103  * status codes
 104  */
 105 #define STATUS_IDLE                     0x0
 106 #define STATUS_WRITE_IN_PROGRESS        0x1
 107 #define STATUS_READ_IN_PROGRESS         0x2
 108
 109 #define TIMEOUT                 20 /* ms */
 110
 111 /*
 112  * hardware abort codes from the DW_IC_TX_ABRT_SOURCE register
 113  *
 114  * only expected abort codes are listed here
 115  * refer to the datasheet for the full list
 116  */
 117 #define ABRT_7B_ADDR_NOACK      0
 118 #define ABRT_10ADDR1_NOACK      1
 119 #define ABRT_10ADDR2_NOACK      2
 120 #define ABRT_TXDATA_NOACK       3
 121 #define ABRT_GCALL_NOACK        4
 122 #define ABRT_GCALL_READ         5
 123 #define ABRT_SBYTE_ACKDET       7
 124 #define ABRT_SBYTE_NORSTRT      9
 125 #define ABRT_10B_RD_NORSTRT     10
 126 #define ABRT_MASTER_DIS         11
 127 #define ARB_LOST                12
 128
 129 #define DW_IC_TX_ABRT_7B_ADDR_NOACK     (1UL << ABRT_7B_ADDR_NOACK)
 130 #define DW_IC_TX_ABRT_10ADDR1_NOACK     (1UL << ABRT_10ADDR1_NOACK)
 131 #define DW_IC_TX_ABRT_10ADDR2_NOACK     (1UL << ABRT_10ADDR2_NOACK)
 132 #define DW_IC_TX_ABRT_TXDATA_NOACK      (1UL << ABRT_TXDATA_NOACK)
 133 #define DW_IC_TX_ABRT_GCALL_NOACK       (1UL << ABRT_GCALL_NOACK)
 134 #define DW_IC_TX_ABRT_GCALL_READ        (1UL << ABRT_GCALL_READ)
 135 #define DW_IC_TX_ABRT_SBYTE_ACKDET      (1UL << ABRT_SBYTE_ACKDET)
 136 #define DW_IC_TX_ABRT_SBYTE_NORSTRT     (1UL << ABRT_SBYTE_NORSTRT)
 137 #define DW_IC_TX_ABRT_10B_RD_NORSTRT    (1UL << ABRT_10B_RD_NORSTRT)
 138 #define DW_IC_TX_ABRT_MASTER_DIS        (1UL << ABRT_MASTER_DIS)
 139 #define DW_IC_TX_ARB_LOST               (1UL << ARB_LOST)
 140
 141 #define DW_IC_TX_ABRT_NOACK             (DW_IC_TX_ABRT_7B_ADDR_NOACK | \
 142                                          DW_IC_TX_ABRT_10ADDR1_NOACK | \
 143                                          DW_IC_TX_ABRT_10ADDR2_NOACK | \
 144                                          DW_IC_TX_ABRT_TXDATA_NOACK | \
 145                                          DW_IC_TX_ABRT_GCALL_NOACK)
 146
 147 static char *abort_sources[] = {
 148         [ABRT_7B_ADDR_NOACK] =
 149                 "slave address not acknowledged (7bit mode)",
 150         [ABRT_10ADDR1_NOACK] =
 151                 "first address byte not acknowledged (10bit mode)",
 152         [ABRT_10ADDR2_NOACK] =
 153                 "second address byte not acknowledged (10bit mode)",
 154         [ABRT_TXDATA_NOACK] =
 155                 "data not acknowledged",
 156         [ABRT_GCALL_NOACK] =
 157                 "no acknowledgement for a general call",
 158         [ABRT_GCALL_READ] =
 159                 "read after general call",
 160         [ABRT_SBYTE_ACKDET] =
 161                 "start byte acknowledged",
 162         [ABRT_SBYTE_NORSTRT] =
 163                 "trying to send start byte when restart is disabled",
 164         [ABRT_10B_RD_NORSTRT] =
 165                 "trying to read when restart is disabled (10bit mode)",
 166         [ABRT_MASTER_DIS] =
 167                 "trying to use disabled adapter",
 168         [ARB_LOST] =
 169                 "lost arbitration",
 170 };
 171
 172 u32 dw_readl(struct dw_i2c_dev *dev, int offset)
 173 {
 174         u32 value;
 175
 176         if (dev->accessor_flags & ACCESS_16BIT)
 177                 value = readw(dev->base + offset) |
 178                         (readw(dev->base + offset + 2) << 16);
 179         else
 180                 value = readl(dev->base + offset);
 181
 182         if (dev->accessor_flags & ACCESS_SWAP)
 183                 return swab32(value);
 184         else
 185                 return value;
 186 }
 187
 188 void dw_writel(struct dw_i2c_dev *dev, u32 b, int offset)
 189 {
 190         if (dev->accessor_flags & ACCESS_SWAP)
 191                 b = swab32(b);
 192
 193         if (dev->accessor_flags & ACCESS_16BIT) {
 194                 writew((u16)b, dev->base + offset);
 195                 writew((u16)(b >> 16), dev->base + offset + 2);
 196         } else {
 197                 writel(b, dev->base + offset);
 198         }
 199 }
 200
 201 static u32
 202 i2c_dw_scl_hcnt(u32 ic_clk, u32 tSYMBOL, u32 tf, int cond, int offset)
 203 {
 204         /*
 205          * DesignWare I2C core doesn't seem to have solid strategy to meet
 206          * the tHD;STA timing spec.  Configuring _HCNT based on tHIGH spec
 207          * will result in violation of the tHD;STA spec.
 208          */
 209         if (cond)
 210                 /*
 211                  * Conditional expression:
 212                  *
 213                  *   IC_[FS]S_SCL_HCNT + (1+4+3) >= IC_CLK * tHIGH
 214                  *
 215                  * This is based on the DW manuals, and represents an ideal
 216                  * configuration.  The resulting I2C bus speed will be
 217                  * faster than any of the others.
 218                  *
 219                  * If your hardware is free from tHD;STA issue, try this one.
 220                  */
 221                 return (ic_clk * tSYMBOL + 5000) / 10000 - 8 + offset;
 222         else
 223                 /*
 224                  * Conditional expression:
 225                  *
 226                  *   IC_[FS]S_SCL_HCNT + 3 >= IC_CLK * (tHD;STA + tf)
 227                  *
 228                  * This is just experimental rule; the tHD;STA period turned
 229                  * out to be proportinal to (_HCNT + 3).  With this setting,
 230                  * we could meet both tHIGH and tHD;STA timing specs.
 231                  *
 232                  * If unsure, you'd better to take this alternative.
 233                  *
 234                  * The reason why we need to take into account "tf" here,
 235                  * is the same as described in i2c_dw_scl_lcnt().
 236                  */
 237                 return (ic_clk * (tSYMBOL + tf) + 5000) / 10000 - 3 + offset;
 238 }
 239
 240 static u32 i2c_dw_scl_lcnt(u32 ic_clk, u32 tLOW, u32 tf, int offset)
 241 {
 242         /*
 243          * Conditional expression:
 244          *
 245          *   IC_[FS]S_SCL_LCNT + 1 >= IC_CLK * (tLOW + tf)
 246          *
 247          * DW I2C core starts counting the SCL CNTs for the LOW period
 248          * of the SCL clock (tLOW) as soon as it pulls the SCL line.
 249          * In order to meet the tLOW timing spec, we need to take into
 250          * account the fall time of SCL signal (tf).  Default tf value
 251          * should be 0.3 us, for safety.
 252          */
 253         return ((ic_clk * (tLOW + tf) + 5000) / 10000) - 1 + offset;
 254 }
 255
 256 static void __i2c_dw_enable(struct dw_i2c_dev *dev, bool enable)
 257 {
 258         int timeout = 100;
 259
 260         do {
 261                 dw_writel(dev, enable, DW_IC_ENABLE);
 262                 if ((dw_readl(dev, DW_IC_ENABLE_STATUS) & 1) == enable)
 263                         return;
 264
 265                 /*
 266                  * Wait 10 times the signaling period of the highest I2C
 267                  * transfer supported by the driver (for 400KHz this is
 268                  * 25us) as described in the DesignWare I2C databook.
 269                  */
 270                 usleep_range(25, 250);
 271         } while (timeout--);
 272
 273         dev_warn(dev->dev, "timeout in %sabling adapter\n",
 274                  enable ? "en" : "dis");
 275 }
 276
 277 /**
 278  * i2c_dw_init() - initialize the designware i2c master hardware
 279  * @dev: device private data
 280  *
 281  * This functions configures and enables the I2C master.
 282  * This function is called during I2C init function, and in case of timeout at
 283  * run time.
 284  */
 285 int i2c_dw_init(struct dw_i2c_dev *dev)
 286 {
 287         u32 input_clock_khz;
 288         u32 hcnt, lcnt;
 289         u32 reg;
 290
 291         input_clock_khz = dev->get_clk_rate_khz(dev);
 292
 293         reg = dw_readl(dev, DW_IC_COMP_TYPE);
 294         if (reg == ___constant_swab32(DW_IC_COMP_TYPE_VALUE)) {
 295                 /* Configure register endianess access */
 296                 dev->accessor_flags |= ACCESS_SWAP;
 297         } else if (reg == (DW_IC_COMP_TYPE_VALUE & 0x0000ffff)) {
 298                 /* Configure register access mode 16bit */
 299                 dev->accessor_flags |= ACCESS_16BIT;
 300         } else if (reg != DW_IC_COMP_TYPE_VALUE) {
 301                 dev_err(dev->dev, "Unknown Synopsys component type: "
 302                         "0x%08x\n", reg);
 303                 return -ENODEV;
 304         }
 305
 306         /* Disable the adapter */
 307         __i2c_dw_enable(dev, false);
 308
 309         /* set standard and fast speed deviders for high/low periods */
 310
 311         /* Standard-mode */
 312         hcnt = i2c_dw_scl_hcnt(input_clock_khz,
 313                                 40,     /* tHD;STA = tHIGH = 4.0 us */
 314                                 3,      /* tf = 0.3 us */
 315                                 0,      /* 0: DW default, 1: Ideal */
 316                                 0);     /* No offset */
 317         lcnt = i2c_dw_scl_lcnt(input_clock_khz,
 318                                 47,     /* tLOW = 4.7 us */
 319                                 3,      /* tf = 0.3 us */
 320                                 0);     /* No offset */
 321
 322         /* Allow platforms to specify the ideal HCNT and LCNT values */
 323         if (dev->ss_hcnt && dev->ss_lcnt) {
 324                 hcnt = dev->ss_hcnt;
 325                 lcnt = dev->ss_lcnt;
 326         }
 327         dw_writel(dev, hcnt, DW_IC_SS_SCL_HCNT);
 328         dw_writel(dev, lcnt, DW_IC_SS_SCL_LCNT);
 329         dev_dbg(dev->dev, "Standard-mode HCNT:LCNT = %d:%d\n", hcnt, lcnt);
 330
 331         /* Fast-mode */
 332         hcnt = i2c_dw_scl_hcnt(input_clock_khz,
 333                                 6,      /* tHD;STA = tHIGH = 0.6 us */
 334                                 3,      /* tf = 0.3 us */
 335                                 0,      /* 0: DW default, 1: Ideal */
 336                                 0);     /* No offset */
 337         lcnt = i2c_dw_scl_lcnt(input_clock_khz,
 338                                 13,     /* tLOW = 1.3 us */
 339                                 3,      /* tf = 0.3 us */
 340                                 0);     /* No offset */
 341
 342         if (dev->fs_hcnt && dev->fs_lcnt) {
 343                 hcnt = dev->fs_hcnt;
 344                 lcnt = dev->fs_lcnt;
 345         }
 346         dw_writel(dev, hcnt, DW_IC_FS_SCL_HCNT);
 347         dw_writel(dev, lcnt, DW_IC_FS_SCL_LCNT);
 348         dev_dbg(dev->dev, "Fast-mode HCNT:LCNT = %d:%d\n", hcnt, lcnt);
 349
 350         /* Configure SDA Hold Time if required */
 351         if (dev->sda_hold_time) {
 352                 reg = dw_readl(dev, DW_IC_COMP_VERSION);
 353                 if (reg >= DW_IC_SDA_HOLD_MIN_VERS)
 354                         dw_writel(dev, dev->sda_hold_time, DW_IC_SDA_HOLD);
 355                 else
 356                         dev_warn(dev->dev,
 357                                 "Hardware too old to adjust SDA hold time.");
 358         }
 359
 360         /* Configure Tx/Rx FIFO threshold levels */
 361         dw_writel(dev, dev->tx_fifo_depth - 1, DW_IC_TX_TL);
 362         dw_writel(dev, 0, DW_IC_RX_TL);
 363
 364         /* configure the i2c master */
 365         dw_writel(dev, dev->master_cfg , DW_IC_CON);
 366         return 0;
 367 }
 368 EXPORT_SYMBOL_GPL(i2c_dw_init);
 369
 370 /*
 371  * Waiting for bus not busy
 372  */
 373 static int i2c_dw_wait_bus_not_busy(struct dw_i2c_dev *dev)
 374 {
 375         int timeout = TIMEOUT;
 376
 377         while (dw_readl(dev, DW_IC_STATUS) & DW_IC_STATUS_ACTIVITY) {
 378                 if (timeout <= 0) {
 379                         dev_warn(dev->dev, "timeout waiting for bus ready\n");
 380                         return -ETIMEDOUT;
 381                 }
 382                 timeout--;
 383                 usleep_range(1000, 1100);
 384         }
 385
 386         return 0;
 387 }
 388
 389 static void i2c_dw_xfer_init(struct dw_i2c_dev *dev)
 390 {
 391         struct i2c_msg *msgs = dev->msgs;
 392         u32 ic_con, ic_tar = 0;
 393
 394         /* Disable the adapter */
 395         __i2c_dw_enable(dev, false);
 396
 397         /* if the slave address is ten bit address, enable 10BITADDR */
 398         ic_con = dw_readl(dev, DW_IC_CON);
 399         if (msgs[dev->msg_write_idx].flags & I2C_M_TEN) {
 400                 ic_con |= DW_IC_CON_10BITADDR_MASTER;
 401                 /*
 402                  * If I2C_DYNAMIC_TAR_UPDATE is set, the 10-bit addressing
 403                  * mode has to be enabled via bit 12 of IC_TAR register.
 404                  * We set it always as I2C_DYNAMIC_TAR_UPDATE can't be
 405                  * detected from registers.
 406                  */
 407                 ic_tar = DW_IC_TAR_10BITADDR_MASTER;
 408         } else {
 409                 ic_con &= ~DW_IC_CON_10BITADDR_MASTER;
 410         }
 411
 412         dw_writel(dev, ic_con, DW_IC_CON);
 413
 414         /*
 415          * Set the slave (target) address and enable 10-bit addressing mode
 416          * if applicable.
 417          */
 418         dw_writel(dev, msgs[dev->msg_write_idx].addr | ic_tar, DW_IC_TAR);
 419
 420         /* Enable the adapter */
 421         __i2c_dw_enable(dev, true);
 422
 423         /* Clear and enable interrupts */
 424         i2c_dw_clear_int(dev);
 425         dw_writel(dev, DW_IC_INTR_DEFAULT_MASK, DW_IC_INTR_MASK);
 426 }
 427
 428 /*
 429  * Initiate (and continue) low level master read/write transaction.
 430  * This function is only called from i2c_dw_isr, and pumping i2c_msg
 431  * messages into the tx buffer.  Even if the size of i2c_msg data is
 432  * longer than the size of the tx buffer, it handles everything.
 433  */
 434 static void
 435 i2c_dw_xfer_msg(struct dw_i2c_dev *dev)
 436 {
 437         struct i2c_msg *msgs = dev->msgs;
 438         u32 intr_mask;
 439         int tx_limit, rx_limit;
 440         u32 addr = msgs[dev->msg_write_idx].addr;
 441         u32 buf_len = dev->tx_buf_len;
 442         u8 *buf = dev->tx_buf;
 443         bool need_restart = false;
 444
 445         intr_mask = DW_IC_INTR_DEFAULT_MASK;
 446
 447         for (; dev->msg_write_idx < dev->msgs_num; dev->msg_write_idx++) {
 448                 /*
 449                  * if target address has changed, we need to
 450                  * reprogram the target address in the i2c
 451                  * adapter when we are done with this transfer
 452                  */
 453                 if (msgs[dev->msg_write_idx].addr != addr) {
 454                         dev_err(dev->dev,
 455                                 "%s: invalid target address\n", __func__);
 456                         dev->msg_err = -EINVAL;
 457                         break;
 458                 }
 459
 460                 if (msgs[dev->msg_write_idx].len == 0) {
 461                         dev_err(dev->dev,
 462                                 "%s: invalid message length\n", __func__);
 463                         dev->msg_err = -EINVAL;
 464                         break;
 465                 }
 466
 467                 if (!(dev->status & STATUS_WRITE_IN_PROGRESS)) {
 468                         /* new i2c_msg */
 469                         buf = msgs[dev->msg_write_idx].buf;
 470                         buf_len = msgs[dev->msg_write_idx].len;
 471
 472                         /* If both IC_EMPTYFIFO_HOLD_MASTER_EN and
 473                          * IC_RESTART_EN are set, we must manually
 474                          * set restart bit between messages.
 475                          */
 476                         if ((dev->master_cfg & DW_IC_CON_RESTART_EN) &&
 477                                         (dev->msg_write_idx > 0))
 478                                 need_restart = true;
 479                 }
 480
 481                 tx_limit = dev->tx_fifo_depth - dw_readl(dev, DW_IC_TXFLR);
 482                 rx_limit = dev->rx_fifo_depth - dw_readl(dev, DW_IC_RXFLR);
 483
 484                 while (buf_len > 0 && tx_limit > 0 && rx_limit > 0) {
 485                         u32 cmd = 0;
 486
 487                         /*
 488                          * If IC_EMPTYFIFO_HOLD_MASTER_EN is set we must
 489                          * manually set the stop bit. However, it cannot be
 490                          * detected from the registers so we set it always
 491                          * when writing/reading the last byte.
 492                          */
 493                         if (dev->msg_write_idx == dev->msgs_num - 1 &&
 494                             buf_len == 1)
 495                                 cmd |= BIT(9);
 496
 497                         if (need_restart) {
 498                                 cmd |= BIT(10);
 499                                 need_restart = false;
 500                         }
 501
 502                         if (msgs[dev->msg_write_idx].flags & I2C_M_RD) {
 503
 504                                 /* avoid rx buffer overrun */
 505                                 if (rx_limit - dev->rx_outstanding <= 0)
 506                                         break;
 507
 508                                 dw_writel(dev, cmd | 0x100, DW_IC_DATA_CMD);
 509                                 rx_limit--;
 510                                 dev->rx_outstanding++;
 511                         } else
 512                                 dw_writel(dev, cmd | *buf++, DW_IC_DATA_CMD);
 513                         tx_limit--; buf_len--;
 514                 }
 515
 516                 dev->tx_buf = buf;
 517                 dev->tx_buf_len = buf_len;
 518
 519                 if (buf_len > 0) {
 520                         /* more bytes to be written */
 521                         dev->status |= STATUS_WRITE_IN_PROGRESS;
 522                         break;
 523                 } else
 524                         dev->status &= ~STATUS_WRITE_IN_PROGRESS;
 525         }
 526
 527         /*
 528          * If i2c_msg index search is completed, we don't need TX_EMPTY
 529          * interrupt any more.
 530          */
 531         if (dev->msg_write_idx == dev->msgs_num)
 532                 intr_mask &= ~DW_IC_INTR_TX_EMPTY;
 533
 534         if (dev->msg_err)
 535                 intr_mask = 0;
 536
 537         dw_writel(dev, intr_mask,  DW_IC_INTR_MASK);
 538 }
 539
 540 static void
 541 i2c_dw_read(struct dw_i2c_dev *dev)
 542 {
 543         struct i2c_msg *msgs = dev->msgs;
 544         int rx_valid;
 545
 546         for (; dev->msg_read_idx < dev->msgs_num; dev->msg_read_idx++) {
 547                 u32 len;
 548                 u8 *buf;
 549
 550                 if (!(msgs[dev->msg_read_idx].flags & I2C_M_RD))
 551                         continue;
 552
 553                 if (!(dev->status & STATUS_READ_IN_PROGRESS)) {
 554                         len = msgs[dev->msg_read_idx].len;
 555                         buf = msgs[dev->msg_read_idx].buf;
 556                 } else {
 557                         len = dev->rx_buf_len;
 558                         buf = dev->rx_buf;
 559                 }
 560
 561                 rx_valid = dw_readl(dev, DW_IC_RXFLR);
 562
 563                 for (; len > 0 && rx_valid > 0; len--, rx_valid--) {
 564                         *buf++ = dw_readl(dev, DW_IC_DATA_CMD);
 565                         dev->rx_outstanding--;
 566                 }
 567
 568                 if (len > 0) {
 569                         dev->status |= STATUS_READ_IN_PROGRESS;
 570                         dev->rx_buf_len = len;
 571                         dev->rx_buf = buf;
 572                         return;
 573                 } else
 574                         dev->status &= ~STATUS_READ_IN_PROGRESS;
 575         }
 576 }
 577
 578 static int i2c_dw_handle_tx_abort(struct dw_i2c_dev *dev)
 579 {
 580         unsigned long abort_source = dev->abort_source;
 581         int i;
 582
 583         if (abort_source & DW_IC_TX_ABRT_NOACK) {
 584                 for_each_set_bit(i, &abort_source, ARRAY_SIZE(abort_sources))
 585                         dev_dbg(dev->dev,
 586                                 "%s: %s\n", __func__, abort_sources[i]);
 587                 return -EREMOTEIO;
 588         }
 589
 590         for_each_set_bit(i, &abort_source, ARRAY_SIZE(abort_sources))
 591                 dev_err(dev->dev, "%s: %s\n", __func__, abort_sources[i]);
 592
 593         if (abort_source & DW_IC_TX_ARB_LOST)
 594                 return -EAGAIN;
 595         else if (abort_source & DW_IC_TX_ABRT_GCALL_READ)
 596                 return -EINVAL; /* wrong msgs[] data */
 597         else
 598                 return -EIO;
 599 }
 600
 601 /*
 602  * Prepare controller for a transaction and call i2c_dw_xfer_msg
 603  */
 604 int
 605 i2c_dw_xfer(struct i2c_adapter *adap, struct i2c_msg msgs[], int num)
 606 {
 607         struct dw_i2c_dev *dev = i2c_get_adapdata(adap);
 608         int ret;
 609
 610         dev_dbg(dev->dev, "%s: msgs: %d\n", __func__, num);
 611
 612         mutex_lock(&dev->lock);
 613         pm_runtime_get_sync(dev->dev);
 614
 615         reinit_completion(&dev->cmd_complete);
 616         dev->msgs = msgs;
 617         dev->msgs_num = num;
 618         dev->cmd_err = 0;
 619         dev->msg_write_idx = 0;
 620         dev->msg_read_idx = 0;
 621         dev->msg_err = 0;
 622         dev->status = STATUS_IDLE;
 623         dev->abort_source = 0;
 624         dev->rx_outstanding = 0;
 625
 626         ret = i2c_dw_wait_bus_not_busy(dev);
 627         if (ret < 0)
 628                 goto done;
 629
 630         /* start the transfers */
 631         i2c_dw_xfer_init(dev);
 632
 633         /* wait for tx to complete */
 634         ret = wait_for_completion_timeout(&dev->cmd_complete, HZ);
 635         if (ret == 0) {
 636                 dev_err(dev->dev, "controller timed out\n");
 637                 /* i2c_dw_init implicitly disables the adapter */
 638                 i2c_dw_init(dev);
 639                 ret = -ETIMEDOUT;
 640                 goto done;
 641         }
 642
 643         /*
 644          * We must disable the adapter before unlocking the &dev->lock mutex
 645          * below. Otherwise the hardware might continue generating interrupts
 646          * which in turn causes a race condition with the following transfer.
 647          * Needs some more investigation if the additional interrupts are
 648          * a hardware bug or this driver doesn't handle them correctly yet.
 649          */
 650         __i2c_dw_enable(dev, false);
 651
 652         if (dev->msg_err) {
 653                 ret = dev->msg_err;
 654                 goto done;
 655         }
 656
 657         /* no error */
 658         if (likely(!dev->cmd_err)) {
 659                 ret = num;
 660                 goto done;
 661         }
 662
 663         /* We have an error */
 664         if (dev->cmd_err == DW_IC_ERR_TX_ABRT) {
 665                 ret = i2c_dw_handle_tx_abort(dev);
 666                 goto done;
 667         }
 668         ret = -EIO;
 669
 670 done:
 671         pm_runtime_mark_last_busy(dev->dev);
 672         pm_runtime_put_autosuspend(dev->dev);
 673         mutex_unlock(&dev->lock);
 674
 675         return ret;
 676 }
 677 EXPORT_SYMBOL_GPL(i2c_dw_xfer);
 678
 679 u32 i2c_dw_func(struct i2c_adapter *adap)
 680 {
 681         struct dw_i2c_dev *dev = i2c_get_adapdata(adap);
 682         return dev->functionality;
 683 }
 684 EXPORT_SYMBOL_GPL(i2c_dw_func);
 685
 686 static u32 i2c_dw_read_clear_intrbits(struct dw_i2c_dev *dev)
 687 {
 688         u32 stat;
 689
 690         /*
 691          * The IC_INTR_STAT register just indicates "enabled" interrupts.
 692          * Ths unmasked raw version of interrupt status bits are available
 693          * in the IC_RAW_INTR_STAT register.
 694          *
 695          * That is,
 696          *   stat = dw_readl(IC_INTR_STAT);
 697          * equals to,
 698          *   stat = dw_readl(IC_RAW_INTR_STAT) & dw_readl(IC_INTR_MASK);
 699          *
 700          * The raw version might be useful for debugging purposes.
 701          */
 702         stat = dw_readl(dev, DW_IC_INTR_STAT);
 703
 704         /*
 705          * Do not use the IC_CLR_INTR register to clear interrupts, or
 706          * you'll miss some interrupts, triggered during the period from
 707          * dw_readl(IC_INTR_STAT) to dw_readl(IC_CLR_INTR).
 708          *
 709          * Instead, use the separately-prepared IC_CLR_* registers.
 710          */
 711         if (stat & DW_IC_INTR_RX_UNDER)
 712                 dw_readl(dev, DW_IC_CLR_RX_UNDER);
 713         if (stat & DW_IC_INTR_RX_OVER)
 714                 dw_readl(dev, DW_IC_CLR_RX_OVER);
 715         if (stat & DW_IC_INTR_TX_OVER)
 716                 dw_readl(dev, DW_IC_CLR_TX_OVER);
 717         if (stat & DW_IC_INTR_RD_REQ)
 718                 dw_readl(dev, DW_IC_CLR_RD_REQ);
 719         if (stat & DW_IC_INTR_TX_ABRT) {
 720                 /*
 721                  * The IC_TX_ABRT_SOURCE register is cleared whenever
 722                  * the IC_CLR_TX_ABRT is read.  Preserve it beforehand.
 723                  */
 724                 dev->abort_source = dw_readl(dev, DW_IC_TX_ABRT_SOURCE);
 725                 dw_readl(dev, DW_IC_CLR_TX_ABRT);
 726         }
 727         if (stat & DW_IC_INTR_RX_DONE)
 728                 dw_readl(dev, DW_IC_CLR_RX_DONE);
 729         if (stat & DW_IC_INTR_ACTIVITY)
 730                 dw_readl(dev, DW_IC_CLR_ACTIVITY);
 731         if (stat & DW_IC_INTR_STOP_DET)
 732                 dw_readl(dev, DW_IC_CLR_STOP_DET);
 733         if (stat & DW_IC_INTR_START_DET)
 734                 dw_readl(dev, DW_IC_CLR_START_DET);
 735         if (stat & DW_IC_INTR_GEN_CALL)
 736                 dw_readl(dev, DW_IC_CLR_GEN_CALL);
 737
 738         return stat;
 739 }
 740
 741 /*
 742  * Interrupt service routine. This gets called whenever an I2C interrupt
 743  * occurs.
 744  */
 745 irqreturn_t i2c_dw_isr(int this_irq, void *dev_id)
 746 {
 747         struct dw_i2c_dev *dev = dev_id;
 748         u32 stat, enabled;
 749
 750         enabled = dw_readl(dev, DW_IC_ENABLE);
 751         stat = dw_readl(dev, DW_IC_RAW_INTR_STAT);
 752         dev_dbg(dev->dev, "%s:  %s enabled= 0x%x stat=0x%x\n", __func__,
 753                 dev->adapter.name, enabled, stat);
 754         if (!enabled || !(stat & ~DW_IC_INTR_ACTIVITY))
 755                 return IRQ_NONE;
 756
 757         stat = i2c_dw_read_clear_intrbits(dev);
 758
 759         if (stat & DW_IC_INTR_TX_ABRT) {
 760                 dev->cmd_err |= DW_IC_ERR_TX_ABRT;
 761                 dev->status = STATUS_IDLE;
 762
 763                 /*
 764                  * Anytime TX_ABRT is set, the contents of the tx/rx
 765                  * buffers are flushed.  Make sure to skip them.
 766                  */
 767                 dw_writel(dev, 0, DW_IC_INTR_MASK);
 768                 goto tx_aborted;
 769         }
 770
 771         if (stat & DW_IC_INTR_RX_FULL)
 772                 i2c_dw_read(dev);
 773
 774         if (stat & DW_IC_INTR_TX_EMPTY)
 775                 i2c_dw_xfer_msg(dev);
 776
 777         /*
 778          * No need to modify or disable the interrupt mask here.
 779          * i2c_dw_xfer_msg() will take care of it according to
 780          * the current transmit status.
 781          */
 782
 783 tx_aborted:
 784         if ((stat & (DW_IC_INTR_TX_ABRT | DW_IC_INTR_STOP_DET)) || dev->msg_err)
 785                 complete(&dev->cmd_complete);
 786
 787         return IRQ_HANDLED;
 788 }
 789 EXPORT_SYMBOL_GPL(i2c_dw_isr);
 790
 791 void i2c_dw_enable(struct dw_i2c_dev *dev)
 792 {
 793        /* Enable the adapter */
 794         __i2c_dw_enable(dev, true);
 795 }
 796 EXPORT_SYMBOL_GPL(i2c_dw_enable);
 797
 798 u32 i2c_dw_is_enabled(struct dw_i2c_dev *dev)
 799 {
 800         return dw_readl(dev, DW_IC_ENABLE);
 801 }
 802 EXPORT_SYMBOL_GPL(i2c_dw_is_enabled);
 803
 804 void i2c_dw_disable(struct dw_i2c_dev *dev)
 805 {
 806         /* Disable controller */
 807         __i2c_dw_enable(dev, false);
 808
 809         /* Disable all interupts */
 810         dw_writel(dev, 0, DW_IC_INTR_MASK);
 811         dw_readl(dev, DW_IC_CLR_INTR);
 812 }
 813 EXPORT_SYMBOL_GPL(i2c_dw_disable);
 814
 815 void i2c_dw_clear_int(struct dw_i2c_dev *dev)
 816 {
 817         dw_readl(dev, DW_IC_CLR_INTR);
 818 }
 819 EXPORT_SYMBOL_GPL(i2c_dw_clear_int);
 820
 821 void i2c_dw_disable_int(struct dw_i2c_dev *dev)
 822 {
 823         dw_writel(dev, 0, DW_IC_INTR_MASK);
 824 }
 825 EXPORT_SYMBOL_GPL(i2c_dw_disable_int);
 826
 827 u32 i2c_dw_read_comp_param(struct dw_i2c_dev *dev)
 828 {
 829         return dw_readl(dev, DW_IC_COMP_PARAM_1);
 830 }
 831 EXPORT_SYMBOL_GPL(i2c_dw_read_comp_param);
 832
 833 MODULE_DESCRIPTION("Synopsys DesignWare I2C bus adapter core");
 834 MODULE_LICENSE("GPL");