drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/interval_tree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/fence.h>
  38
  39 #include <ttm/ttm_bo_api.h>
  40 #include <ttm/ttm_bo_driver.h>
  41 #include <ttm/ttm_placement.h>
  42 #include <ttm/ttm_module.h>
  43 #include <ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48
  49 #include "amd_shared.h"
  50 #include "amdgpu_mode.h"
  51 #include "amdgpu_ih.h"
  52 #include "amdgpu_irq.h"
  53 #include "amdgpu_ucode.h"
  54 #include "amdgpu_gds.h"
  55
  56 #include "gpu_scheduler.h"
  57
  58 /*
  59  * Modules parameters.
  60  */
  61 extern int amdgpu_modeset;
  62 extern int amdgpu_vram_limit;
  63 extern int amdgpu_gart_size;
  64 extern int amdgpu_benchmarking;
  65 extern int amdgpu_testing;
  66 extern int amdgpu_audio;
  67 extern int amdgpu_disp_priority;
  68 extern int amdgpu_hw_i2c;
  69 extern int amdgpu_pcie_gen2;
  70 extern int amdgpu_msi;
  71 extern int amdgpu_lockup_timeout;
  72 extern int amdgpu_dpm;
  73 extern int amdgpu_smc_load_fw;
  74 extern int amdgpu_aspm;
  75 extern int amdgpu_runtime_pm;
  76 extern int amdgpu_hard_reset;
  77 extern unsigned amdgpu_ip_block_mask;
  78 extern int amdgpu_bapm;
  79 extern int amdgpu_deep_color;
  80 extern int amdgpu_vm_size;
  81 extern int amdgpu_vm_block_size;
  82 extern int amdgpu_vm_fault_stop;
  83 extern int amdgpu_vm_debug;
  84 extern int amdgpu_enable_scheduler;
  85 extern int amdgpu_sched_jobs;
  86 extern int amdgpu_sched_hw_submission;
  87 extern int amdgpu_enable_semaphores;
  88
  89 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
  90 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
  91 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
  92 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
  93 #define AMDGPU_IB_POOL_SIZE                     16
  94 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
  95 #define AMDGPUFB_CONN_LIMIT                     4
  96 #define AMDGPU_BIOS_NUM_SCRATCH                 8
  97
  98 /* max number of rings */
  99 #define AMDGPU_MAX_RINGS                        16
 100 #define AMDGPU_MAX_GFX_RINGS                    1
 101 #define AMDGPU_MAX_COMPUTE_RINGS                8
 102 #define AMDGPU_MAX_VCE_RINGS                    2
 103
 104 /* max number of IP instances */
 105 #define AMDGPU_MAX_SDMA_INSTANCES               2
 106
 107 /* number of hw syncs before falling back on blocking */
 108 #define AMDGPU_NUM_SYNCS                        4
 109
 110 /* hardcode that limit for now */
 111 #define AMDGPU_VA_RESERVED_SIZE                 (8 << 20)
 112
 113 /* hard reset data */
 114 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 115
 116 /* reset flags */
 117 #define AMDGPU_RESET_GFX                        (1 << 0)
 118 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 119 #define AMDGPU_RESET_DMA                        (1 << 2)
 120 #define AMDGPU_RESET_CP                         (1 << 3)
 121 #define AMDGPU_RESET_GRBM                       (1 << 4)
 122 #define AMDGPU_RESET_DMA1                       (1 << 5)
 123 #define AMDGPU_RESET_RLC                        (1 << 6)
 124 #define AMDGPU_RESET_SEM                        (1 << 7)
 125 #define AMDGPU_RESET_IH                         (1 << 8)
 126 #define AMDGPU_RESET_VMC                        (1 << 9)
 127 #define AMDGPU_RESET_MC                         (1 << 10)
 128 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 129 #define AMDGPU_RESET_UVD                        (1 << 12)
 130 #define AMDGPU_RESET_VCE                        (1 << 13)
 131 #define AMDGPU_RESET_VCE1                       (1 << 14)
 132
 133 /* CG block flags */
 134 #define AMDGPU_CG_BLOCK_GFX                     (1 << 0)
 135 #define AMDGPU_CG_BLOCK_MC                      (1 << 1)
 136 #define AMDGPU_CG_BLOCK_SDMA                    (1 << 2)
 137 #define AMDGPU_CG_BLOCK_UVD                     (1 << 3)
 138 #define AMDGPU_CG_BLOCK_VCE                     (1 << 4)
 139 #define AMDGPU_CG_BLOCK_HDP                     (1 << 5)
 140 #define AMDGPU_CG_BLOCK_BIF                     (1 << 6)
 141
 142 /* CG flags */
 143 #define AMDGPU_CG_SUPPORT_GFX_MGCG              (1 << 0)
 144 #define AMDGPU_CG_SUPPORT_GFX_MGLS              (1 << 1)
 145 #define AMDGPU_CG_SUPPORT_GFX_CGCG              (1 << 2)
 146 #define AMDGPU_CG_SUPPORT_GFX_CGLS              (1 << 3)
 147 #define AMDGPU_CG_SUPPORT_GFX_CGTS              (1 << 4)
 148 #define AMDGPU_CG_SUPPORT_GFX_CGTS_LS           (1 << 5)
 149 #define AMDGPU_CG_SUPPORT_GFX_CP_LS             (1 << 6)
 150 #define AMDGPU_CG_SUPPORT_GFX_RLC_LS            (1 << 7)
 151 #define AMDGPU_CG_SUPPORT_MC_LS                 (1 << 8)
 152 #define AMDGPU_CG_SUPPORT_MC_MGCG               (1 << 9)
 153 #define AMDGPU_CG_SUPPORT_SDMA_LS               (1 << 10)
 154 #define AMDGPU_CG_SUPPORT_SDMA_MGCG             (1 << 11)
 155 #define AMDGPU_CG_SUPPORT_BIF_LS                (1 << 12)
 156 #define AMDGPU_CG_SUPPORT_UVD_MGCG              (1 << 13)
 157 #define AMDGPU_CG_SUPPORT_VCE_MGCG              (1 << 14)
 158 #define AMDGPU_CG_SUPPORT_HDP_LS                (1 << 15)
 159 #define AMDGPU_CG_SUPPORT_HDP_MGCG              (1 << 16)
 160
 161 /* PG flags */
 162 #define AMDGPU_PG_SUPPORT_GFX_PG                (1 << 0)
 163 #define AMDGPU_PG_SUPPORT_GFX_SMG               (1 << 1)
 164 #define AMDGPU_PG_SUPPORT_GFX_DMG               (1 << 2)
 165 #define AMDGPU_PG_SUPPORT_UVD                   (1 << 3)
 166 #define AMDGPU_PG_SUPPORT_VCE                   (1 << 4)
 167 #define AMDGPU_PG_SUPPORT_CP                    (1 << 5)
 168 #define AMDGPU_PG_SUPPORT_GDS                   (1 << 6)
 169 #define AMDGPU_PG_SUPPORT_RLC_SMU_HS            (1 << 7)
 170 #define AMDGPU_PG_SUPPORT_SDMA                  (1 << 8)
 171 #define AMDGPU_PG_SUPPORT_ACP                   (1 << 9)
 172 #define AMDGPU_PG_SUPPORT_SAMU                  (1 << 10)
 173
 174 /* GFX current status */
 175 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
 176 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
 177 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
 178 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
 179 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
 180
 181 /* max cursor sizes (in pixels) */
 182 #define CIK_CURSOR_WIDTH 128
 183 #define CIK_CURSOR_HEIGHT 128
 184
 185 struct amdgpu_device;
 186 struct amdgpu_fence;
 187 struct amdgpu_ib;
 188 struct amdgpu_vm;
 189 struct amdgpu_ring;
 190 struct amdgpu_semaphore;
 191 struct amdgpu_cs_parser;
 192 struct amdgpu_job;
 193 struct amdgpu_irq_src;
 194 struct amdgpu_fpriv;
 195
 196 enum amdgpu_cp_irq {
 197         AMDGPU_CP_IRQ_GFX_EOP = 0,
 198         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 199         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 200         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 201         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 202         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 203         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 204         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 205         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 206
 207         AMDGPU_CP_IRQ_LAST
 208 };
 209
 210 enum amdgpu_sdma_irq {
 211         AMDGPU_SDMA_IRQ_TRAP0 = 0,
 212         AMDGPU_SDMA_IRQ_TRAP1,
 213
 214         AMDGPU_SDMA_IRQ_LAST
 215 };
 216
 217 enum amdgpu_thermal_irq {
 218         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 219         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 220
 221         AMDGPU_THERMAL_IRQ_LAST
 222 };
 223
 224 int amdgpu_set_clockgating_state(struct amdgpu_device *adev,
 225                                   enum amd_ip_block_type block_type,
 226                                   enum amd_clockgating_state state);
 227 int amdgpu_set_powergating_state(struct amdgpu_device *adev,
 228                                   enum amd_ip_block_type block_type,
 229                                   enum amd_powergating_state state);
 230
 231 struct amdgpu_ip_block_version {
 232         enum amd_ip_block_type type;
 233         u32 major;
 234         u32 minor;
 235         u32 rev;
 236         const struct amd_ip_funcs *funcs;
 237 };
 238
 239 int amdgpu_ip_block_version_cmp(struct amdgpu_device *adev,
 240                                 enum amd_ip_block_type type,
 241                                 u32 major, u32 minor);
 242
 243 const struct amdgpu_ip_block_version * amdgpu_get_ip_block(
 244                                         struct amdgpu_device *adev,
 245                                         enum amd_ip_block_type type);
 246
 247 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
 248 struct amdgpu_buffer_funcs {
 249         /* maximum bytes in a single operation */
 250         uint32_t        copy_max_bytes;
 251
 252         /* number of dw to reserve per operation */
 253         unsigned        copy_num_dw;
 254
 255         /* used for buffer migration */
 256         void (*emit_copy_buffer)(struct amdgpu_ib *ib,
 257                                  /* src addr in bytes */
 258                                  uint64_t src_offset,
 259                                  /* dst addr in bytes */
 260                                  uint64_t dst_offset,
 261                                  /* number of byte to transfer */
 262                                  uint32_t byte_count);
 263
 264         /* maximum bytes in a single operation */
 265         uint32_t        fill_max_bytes;
 266
 267         /* number of dw to reserve per operation */
 268         unsigned        fill_num_dw;
 269
 270         /* used for buffer clearing */
 271         void (*emit_fill_buffer)(struct amdgpu_ib *ib,
 272                                  /* value to write to memory */
 273                                  uint32_t src_data,
 274                                  /* dst addr in bytes */
 275                                  uint64_t dst_offset,
 276                                  /* number of byte to fill */
 277                                  uint32_t byte_count);
 278 };
 279
 280 /* provided by hw blocks that can write ptes, e.g., sdma */
 281 struct amdgpu_vm_pte_funcs {
 282         /* copy pte entries from GART */
 283         void (*copy_pte)(struct amdgpu_ib *ib,
 284                          uint64_t pe, uint64_t src,
 285                          unsigned count);
 286         /* write pte one entry at a time with addr mapping */
 287         void (*write_pte)(struct amdgpu_ib *ib,
 288                           uint64_t pe,
 289                           uint64_t addr, unsigned count,
 290                           uint32_t incr, uint32_t flags);
 291         /* for linear pte/pde updates without addr mapping */
 292         void (*set_pte_pde)(struct amdgpu_ib *ib,
 293                             uint64_t pe,
 294                             uint64_t addr, unsigned count,
 295                             uint32_t incr, uint32_t flags);
 296         /* pad the indirect buffer to the necessary number of dw */
 297         void (*pad_ib)(struct amdgpu_ib *ib);
 298 };
 299
 300 /* provided by the gmc block */
 301 struct amdgpu_gart_funcs {
 302         /* flush the vm tlb via mmio */
 303         void (*flush_gpu_tlb)(struct amdgpu_device *adev,
 304                               uint32_t vmid);
 305         /* write pte/pde updates using the cpu */
 306         int (*set_pte_pde)(struct amdgpu_device *adev,
 307                            void *cpu_pt_addr, /* cpu addr of page table */
 308                            uint32_t gpu_page_idx, /* pte/pde to update */
 309                            uint64_t addr, /* addr to write into pte/pde */
 310                            uint32_t flags); /* access flags */
 311 };
 312
 313 /* provided by the ih block */
 314 struct amdgpu_ih_funcs {
 315         /* ring read/write ptr handling, called from interrupt context */
 316         u32 (*get_wptr)(struct amdgpu_device *adev);
 317         void (*decode_iv)(struct amdgpu_device *adev,
 318                           struct amdgpu_iv_entry *entry);
 319         void (*set_rptr)(struct amdgpu_device *adev);
 320 };
 321
 322 /* provided by hw blocks that expose a ring buffer for commands */
 323 struct amdgpu_ring_funcs {
 324         /* ring read/write ptr handling */
 325         u32 (*get_rptr)(struct amdgpu_ring *ring);
 326         u32 (*get_wptr)(struct amdgpu_ring *ring);
 327         void (*set_wptr)(struct amdgpu_ring *ring);
 328         /* validating and patching of IBs */
 329         int (*parse_cs)(struct amdgpu_cs_parser *p, uint32_t ib_idx);
 330         /* command emit functions */
 331         void (*emit_ib)(struct amdgpu_ring *ring,
 332                         struct amdgpu_ib *ib);
 333         void (*emit_fence)(struct amdgpu_ring *ring, uint64_t addr,
 334                            uint64_t seq, unsigned flags);
 335         bool (*emit_semaphore)(struct amdgpu_ring *ring,
 336                                struct amdgpu_semaphore *semaphore,
 337                                bool emit_wait);
 338         void (*emit_vm_flush)(struct amdgpu_ring *ring, unsigned vm_id,
 339                               uint64_t pd_addr);
 340         void (*emit_hdp_flush)(struct amdgpu_ring *ring);
 341         void (*emit_gds_switch)(struct amdgpu_ring *ring, uint32_t vmid,
 342                                 uint32_t gds_base, uint32_t gds_size,
 343                                 uint32_t gws_base, uint32_t gws_size,
 344                                 uint32_t oa_base, uint32_t oa_size);
 345         /* testing functions */
 346         int (*test_ring)(struct amdgpu_ring *ring);
 347         int (*test_ib)(struct amdgpu_ring *ring);
 348         bool (*is_lockup)(struct amdgpu_ring *ring);
 349         /* insert NOP packets */
 350         void (*insert_nop)(struct amdgpu_ring *ring, uint32_t count);
 351 };
 352
 353 /*
 354  * BIOS.
 355  */
 356 bool amdgpu_get_bios(struct amdgpu_device *adev);
 357 bool amdgpu_read_bios(struct amdgpu_device *adev);
 358
 359 /*
 360  * Dummy page
 361  */
 362 struct amdgpu_dummy_page {
 363         struct page     *page;
 364         dma_addr_t      addr;
 365 };
 366 int amdgpu_dummy_page_init(struct amdgpu_device *adev);
 367 void amdgpu_dummy_page_fini(struct amdgpu_device *adev);
 368
 369
 370 /*
 371  * Clocks
 372  */
 373
 374 #define AMDGPU_MAX_PPLL 3
 375
 376 struct amdgpu_clock {
 377         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 378         struct amdgpu_pll spll;
 379         struct amdgpu_pll mpll;
 380         /* 10 Khz units */
 381         uint32_t default_mclk;
 382         uint32_t default_sclk;
 383         uint32_t default_dispclk;
 384         uint32_t current_dispclk;
 385         uint32_t dp_extclk;
 386         uint32_t max_pixel_clock;
 387 };
 388
 389 /*
 390  * Fences.
 391  */
 392 struct amdgpu_fence_driver {
 393         struct amdgpu_ring              *ring;
 394         uint64_t                        gpu_addr;
 395         volatile uint32_t               *cpu_addr;
 396         /* sync_seq is protected by ring emission lock */
 397         uint64_t                        sync_seq[AMDGPU_MAX_RINGS];
 398         atomic64_t                      last_seq;
 399         bool                            initialized;
 400         struct amdgpu_irq_src           *irq_src;
 401         unsigned                        irq_type;
 402         struct delayed_work             lockup_work;
 403         wait_queue_head_t               fence_queue;
 404 };
 405
 406 /* some special values for the owner field */
 407 #define AMDGPU_FENCE_OWNER_UNDEFINED    ((void*)0ul)
 408 #define AMDGPU_FENCE_OWNER_VM           ((void*)1ul)
 409 #define AMDGPU_FENCE_OWNER_MOVE         ((void*)2ul)
 410
 411 #define AMDGPU_FENCE_FLAG_64BIT         (1 << 0)
 412 #define AMDGPU_FENCE_FLAG_INT           (1 << 1)
 413
 414 struct amdgpu_fence {
 415         struct fence base;
 416
 417         /* RB, DMA, etc. */
 418         struct amdgpu_ring              *ring;
 419         uint64_t                        seq;
 420
 421         /* filp or special value for fence creator */
 422         void                            *owner;
 423
 424         wait_queue_t                    fence_wake;
 425 };
 426
 427 struct amdgpu_user_fence {
 428         /* write-back bo */
 429         struct amdgpu_bo        *bo;
 430         /* write-back address offset to bo start */
 431         uint32_t                offset;
 432 };
 433
 434 int amdgpu_fence_driver_init(struct amdgpu_device *adev);
 435 void amdgpu_fence_driver_fini(struct amdgpu_device *adev);
 436 void amdgpu_fence_driver_force_completion(struct amdgpu_device *adev);
 437
 438 int amdgpu_fence_driver_init_ring(struct amdgpu_ring *ring);
 439 int amdgpu_fence_driver_start_ring(struct amdgpu_ring *ring,
 440                                    struct amdgpu_irq_src *irq_src,
 441                                    unsigned irq_type);
 442 void amdgpu_fence_driver_suspend(struct amdgpu_device *adev);
 443 void amdgpu_fence_driver_resume(struct amdgpu_device *adev);
 444 int amdgpu_fence_emit(struct amdgpu_ring *ring, void *owner,
 445                       struct amdgpu_fence **fence);
 446 void amdgpu_fence_process(struct amdgpu_ring *ring);
 447 int amdgpu_fence_wait_next(struct amdgpu_ring *ring);
 448 int amdgpu_fence_wait_empty(struct amdgpu_ring *ring);
 449 unsigned amdgpu_fence_count_emitted(struct amdgpu_ring *ring);
 450
 451 signed long amdgpu_fence_wait_any(struct amdgpu_device *adev,
 452                                   struct fence **array,
 453                                   uint32_t count,
 454                                   bool intr,
 455                                   signed long t);
 456 struct amdgpu_fence *amdgpu_fence_ref(struct amdgpu_fence *fence);
 457 void amdgpu_fence_unref(struct amdgpu_fence **fence);
 458
 459 bool amdgpu_fence_need_sync(struct amdgpu_fence *fence,
 460                             struct amdgpu_ring *ring);
 461 void amdgpu_fence_note_sync(struct amdgpu_fence *fence,
 462                             struct amdgpu_ring *ring);
 463
 464 static inline struct amdgpu_fence *amdgpu_fence_later(struct amdgpu_fence *a,
 465                                                       struct amdgpu_fence *b)
 466 {
 467         if (!a) {
 468                 return b;
 469         }
 470
 471         if (!b) {
 472                 return a;
 473         }
 474
 475         BUG_ON(a->ring != b->ring);
 476
 477         if (a->seq > b->seq) {
 478                 return a;
 479         } else {
 480                 return b;
 481         }
 482 }
 483
 484 static inline bool amdgpu_fence_is_earlier(struct amdgpu_fence *a,
 485                                            struct amdgpu_fence *b)
 486 {
 487         if (!a) {
 488                 return false;
 489         }
 490
 491         if (!b) {
 492                 return true;
 493         }
 494
 495         BUG_ON(a->ring != b->ring);
 496
 497         return a->seq < b->seq;
 498 }
 499
 500 int amdgpu_user_fence_emit(struct amdgpu_ring *ring, struct amdgpu_user_fence *user,
 501                            void *owner, struct amdgpu_fence **fence);
 502
 503 /*
 504  * TTM.
 505  */
 506 struct amdgpu_mman {
 507         struct ttm_bo_global_ref        bo_global_ref;
 508         struct drm_global_reference     mem_global_ref;
 509         struct ttm_bo_device            bdev;
 510         bool                            mem_global_referenced;
 511         bool                            initialized;
 512
 513 #if defined(CONFIG_DEBUG_FS)
 514         struct dentry                   *vram;
 515         struct dentry                   *gtt;
 516 #endif
 517
 518         /* buffer handling */
 519         const struct amdgpu_buffer_funcs        *buffer_funcs;
 520         struct amdgpu_ring                      *buffer_funcs_ring;
 521 };
 522
 523 int amdgpu_copy_buffer(struct amdgpu_ring *ring,
 524                        uint64_t src_offset,
 525                        uint64_t dst_offset,
 526                        uint32_t byte_count,
 527                        struct reservation_object *resv,
 528                        struct fence **fence);
 529 int amdgpu_mmap(struct file *filp, struct vm_area_struct *vma);
 530
 531 struct amdgpu_bo_list_entry {
 532         struct amdgpu_bo                *robj;
 533         struct ttm_validate_buffer      tv;
 534         struct amdgpu_bo_va             *bo_va;
 535         unsigned                        prefered_domains;
 536         unsigned                        allowed_domains;
 537         uint32_t                        priority;
 538 };
 539
 540 struct amdgpu_bo_va_mapping {
 541         struct list_head                list;
 542         struct interval_tree_node       it;
 543         uint64_t                        offset;
 544         uint32_t                        flags;
 545 };
 546
 547 /* bo virtual addresses in a specific vm */
 548 struct amdgpu_bo_va {
 549         /* protected by bo being reserved */
 550         struct list_head                bo_list;
 551         struct fence                    *last_pt_update;
 552         unsigned                        ref_count;
 553
 554         /* protected by vm mutex and spinlock */
 555         struct list_head                vm_status;
 556
 557         /* mappings for this bo_va */
 558         struct list_head                invalids;
 559         struct list_head                valids;
 560
 561         /* constant after initialization */
 562         struct amdgpu_vm                *vm;
 563         struct amdgpu_bo                *bo;
 564 };
 565
 566 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 567
 568 struct amdgpu_bo {
 569         /* Protected by gem.mutex */
 570         struct list_head                list;
 571         /* Protected by tbo.reserved */
 572         u32                             initial_domain;
 573         struct ttm_place                placements[AMDGPU_GEM_DOMAIN_MAX + 1];
 574         struct ttm_placement            placement;
 575         struct ttm_buffer_object        tbo;
 576         struct ttm_bo_kmap_obj          kmap;
 577         u64                             flags;
 578         unsigned                        pin_count;
 579         void                            *kptr;
 580         u64                             tiling_flags;
 581         u64                             metadata_flags;
 582         void                            *metadata;
 583         u32                             metadata_size;
 584         /* list of all virtual address to which this bo
 585          * is associated to
 586          */
 587         struct list_head                va;
 588         /* Constant after initialization */
 589         struct amdgpu_device            *adev;
 590         struct drm_gem_object           gem_base;
 591
 592         struct ttm_bo_kmap_obj          dma_buf_vmap;
 593         pid_t                           pid;
 594         struct amdgpu_mn                *mn;
 595         struct list_head                mn_list;
 596 };
 597 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 598
 599 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 600 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 601                                 struct drm_file *file_priv);
 602 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 603                                 struct drm_file *file_priv);
 604 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 605 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 606 struct drm_gem_object *amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 607                                                         struct dma_buf_attachment *attach,
 608                                                         struct sg_table *sg);
 609 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 610                                         struct drm_gem_object *gobj,
 611                                         int flags);
 612 int amdgpu_gem_prime_pin(struct drm_gem_object *obj);
 613 void amdgpu_gem_prime_unpin(struct drm_gem_object *obj);
 614 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 615 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 616 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 617 int amdgpu_gem_debugfs_init(struct amdgpu_device *adev);
 618
 619 /* sub-allocation manager, it has to be protected by another lock.
 620  * By conception this is an helper for other part of the driver
 621  * like the indirect buffer or semaphore, which both have their
 622  * locking.
 623  *
 624  * Principe is simple, we keep a list of sub allocation in offset
 625  * order (first entry has offset == 0, last entry has the highest
 626  * offset).
 627  *
 628  * When allocating new object we first check if there is room at
 629  * the end total_size - (last_object_offset + last_object_size) >=
 630  * alloc_size. If so we allocate new object there.
 631  *
 632  * When there is not enough room at the end, we start waiting for
 633  * each sub object until we reach object_offset+object_size >=
 634  * alloc_size, this object then become the sub object we return.
 635  *
 636  * Alignment can't be bigger than page size.
 637  *
 638  * Hole are not considered for allocation to keep things simple.
 639  * Assumption is that there won't be hole (all object on same
 640  * alignment).
 641  */
 642 struct amdgpu_sa_manager {
 643         wait_queue_head_t       wq;
 644         struct amdgpu_bo        *bo;
 645         struct list_head        *hole;
 646         struct list_head        flist[AMDGPU_MAX_RINGS];
 647         struct list_head        olist;
 648         unsigned                size;
 649         uint64_t                gpu_addr;
 650         void                    *cpu_ptr;
 651         uint32_t                domain;
 652         uint32_t                align;
 653 };
 654
 655 struct amdgpu_sa_bo;
 656
 657 /* sub-allocation buffer */
 658 struct amdgpu_sa_bo {
 659         struct list_head                olist;
 660         struct list_head                flist;
 661         struct amdgpu_sa_manager        *manager;
 662         unsigned                        soffset;
 663         unsigned                        eoffset;
 664         struct fence                    *fence;
 665 };
 666
 667 /*
 668  * GEM objects.
 669  */
 670 struct amdgpu_gem {
 671         struct mutex            mutex;
 672         struct list_head        objects;
 673 };
 674
 675 int amdgpu_gem_init(struct amdgpu_device *adev);
 676 void amdgpu_gem_fini(struct amdgpu_device *adev);
 677 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 678                                 int alignment, u32 initial_domain,
 679                                 u64 flags, bool kernel,
 680                                 struct drm_gem_object **obj);
 681
 682 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 683                             struct drm_device *dev,
 684                             struct drm_mode_create_dumb *args);
 685 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 686                           struct drm_device *dev,
 687                           uint32_t handle, uint64_t *offset_p);
 688
 689 /*
 690  * Semaphores.
 691  */
 692 struct amdgpu_semaphore {
 693         struct amdgpu_sa_bo     *sa_bo;
 694         signed                  waiters;
 695         uint64_t                gpu_addr;
 696 };
 697
 698 int amdgpu_semaphore_create(struct amdgpu_device *adev,
 699                             struct amdgpu_semaphore **semaphore);
 700 bool amdgpu_semaphore_emit_signal(struct amdgpu_ring *ring,
 701                                   struct amdgpu_semaphore *semaphore);
 702 bool amdgpu_semaphore_emit_wait(struct amdgpu_ring *ring,
 703                                 struct amdgpu_semaphore *semaphore);
 704 void amdgpu_semaphore_free(struct amdgpu_device *adev,
 705                            struct amdgpu_semaphore **semaphore,
 706                            struct fence *fence);
 707
 708 /*
 709  * Synchronization
 710  */
 711 struct amdgpu_sync {
 712         struct amdgpu_semaphore *semaphores[AMDGPU_NUM_SYNCS];
 713         struct amdgpu_fence     *sync_to[AMDGPU_MAX_RINGS];
 714         DECLARE_HASHTABLE(fences, 4);
 715         struct fence            *last_vm_update;
 716 };
 717
 718 void amdgpu_sync_create(struct amdgpu_sync *sync);
 719 int amdgpu_sync_fence(struct amdgpu_device *adev, struct amdgpu_sync *sync,
 720                       struct fence *f);
 721 int amdgpu_sync_resv(struct amdgpu_device *adev,
 722                      struct amdgpu_sync *sync,
 723                      struct reservation_object *resv,
 724                      void *owner);
 725 int amdgpu_sync_rings(struct amdgpu_sync *sync,
 726                       struct amdgpu_ring *ring);
 727 struct fence *amdgpu_sync_get_fence(struct amdgpu_sync *sync);
 728 int amdgpu_sync_wait(struct amdgpu_sync *sync);
 729 void amdgpu_sync_free(struct amdgpu_device *adev, struct amdgpu_sync *sync,
 730                       struct fence *fence);
 731
 732 /*
 733  * GART structures, functions & helpers
 734  */
 735 struct amdgpu_mc;
 736
 737 #define AMDGPU_GPU_PAGE_SIZE 4096
 738 #define AMDGPU_GPU_PAGE_MASK (AMDGPU_GPU_PAGE_SIZE - 1)
 739 #define AMDGPU_GPU_PAGE_SHIFT 12
 740 #define AMDGPU_GPU_PAGE_ALIGN(a) (((a) + AMDGPU_GPU_PAGE_MASK) & ~AMDGPU_GPU_PAGE_MASK)
 741
 742 struct amdgpu_gart {
 743         dma_addr_t                      table_addr;
 744         struct amdgpu_bo                *robj;
 745         void                            *ptr;
 746         unsigned                        num_gpu_pages;
 747         unsigned                        num_cpu_pages;
 748         unsigned                        table_size;
 749         struct page                     **pages;
 750         dma_addr_t                      *pages_addr;
 751         bool                            ready;
 752         const struct amdgpu_gart_funcs *gart_funcs;
 753 };
 754
 755 int amdgpu_gart_table_ram_alloc(struct amdgpu_device *adev);
 756 void amdgpu_gart_table_ram_free(struct amdgpu_device *adev);
 757 int amdgpu_gart_table_vram_alloc(struct amdgpu_device *adev);
 758 void amdgpu_gart_table_vram_free(struct amdgpu_device *adev);
 759 int amdgpu_gart_table_vram_pin(struct amdgpu_device *adev);
 760 void amdgpu_gart_table_vram_unpin(struct amdgpu_device *adev);
 761 int amdgpu_gart_init(struct amdgpu_device *adev);
 762 void amdgpu_gart_fini(struct amdgpu_device *adev);
 763 void amdgpu_gart_unbind(struct amdgpu_device *adev, unsigned offset,
 764                         int pages);
 765 int amdgpu_gart_bind(struct amdgpu_device *adev, unsigned offset,
 766                      int pages, struct page **pagelist,
 767                      dma_addr_t *dma_addr, uint32_t flags);
 768
 769 /*
 770  * GPU MC structures, functions & helpers
 771  */
 772 struct amdgpu_mc {
 773         resource_size_t         aper_size;
 774         resource_size_t         aper_base;
 775         resource_size_t         agp_base;
 776         /* for some chips with <= 32MB we need to lie
 777          * about vram size near mc fb location */
 778         u64                     mc_vram_size;
 779         u64                     visible_vram_size;
 780         u64                     gtt_size;
 781         u64                     gtt_start;
 782         u64                     gtt_end;
 783         u64                     vram_start;
 784         u64                     vram_end;
 785         unsigned                vram_width;
 786         u64                     real_vram_size;
 787         int                     vram_mtrr;
 788         u64                     gtt_base_align;
 789         u64                     mc_mask;
 790         const struct firmware   *fw;    /* MC firmware */
 791         uint32_t                fw_version;
 792         struct amdgpu_irq_src   vm_fault;
 793         uint32_t                vram_type;
 794 };
 795
 796 /*
 797  * GPU doorbell structures, functions & helpers
 798  */
 799 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 800 {
 801         AMDGPU_DOORBELL_KIQ                     = 0x000,
 802         AMDGPU_DOORBELL_HIQ                     = 0x001,
 803         AMDGPU_DOORBELL_DIQ                     = 0x002,
 804         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 805         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 806         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 807         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 808         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 809         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 810         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 811         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 812         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 813         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 814         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 815         AMDGPU_DOORBELL_IH                      = 0x1E8,
 816         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 817         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 818 } AMDGPU_DOORBELL_ASSIGNMENT;
 819
 820 struct amdgpu_doorbell {
 821         /* doorbell mmio */
 822         resource_size_t         base;
 823         resource_size_t         size;
 824         u32 __iomem             *ptr;
 825         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 826 };
 827
 828 void amdgpu_doorbell_get_kfd_info(struct amdgpu_device *adev,
 829                                 phys_addr_t *aperture_base,
 830                                 size_t *aperture_size,
 831                                 size_t *start_offset);
 832
 833 /*
 834  * IRQS.
 835  */
 836
 837 struct amdgpu_flip_work {
 838         struct work_struct              flip_work;
 839         struct work_struct              unpin_work;
 840         struct amdgpu_device            *adev;
 841         int                             crtc_id;
 842         uint64_t                        base;
 843         struct drm_pending_vblank_event *event;
 844         struct amdgpu_bo                *old_rbo;
 845         struct fence                    *excl;
 846         unsigned                        shared_count;
 847         struct fence                    **shared;
 848 };
 849
 850
 851 /*
 852  * CP & rings.
 853  */
 854
 855 struct amdgpu_ib {
 856         struct amdgpu_sa_bo             *sa_bo;
 857         uint32_t                        length_dw;
 858         uint64_t                        gpu_addr;
 859         uint32_t                        *ptr;
 860         struct amdgpu_ring              *ring;
 861         struct amdgpu_fence             *fence;
 862         struct amdgpu_user_fence        *user;
 863         struct amdgpu_vm                *vm;
 864         struct amdgpu_ctx               *ctx;
 865         struct amdgpu_sync              sync;
 866         uint32_t                        gds_base, gds_size;
 867         uint32_t                        gws_base, gws_size;
 868         uint32_t                        oa_base, oa_size;
 869         uint32_t                        flags;
 870         /* resulting sequence number */
 871         uint64_t                        sequence;
 872 };
 873
 874 enum amdgpu_ring_type {
 875         AMDGPU_RING_TYPE_GFX,
 876         AMDGPU_RING_TYPE_COMPUTE,
 877         AMDGPU_RING_TYPE_SDMA,
 878         AMDGPU_RING_TYPE_UVD,
 879         AMDGPU_RING_TYPE_VCE
 880 };
 881
 882 extern struct amd_sched_backend_ops amdgpu_sched_ops;
 883
 884 int amdgpu_sched_ib_submit_kernel_helper(struct amdgpu_device *adev,
 885                                          struct amdgpu_ring *ring,
 886                                          struct amdgpu_ib *ibs,
 887                                          unsigned num_ibs,
 888                                          int (*free_job)(struct amdgpu_job *),
 889                                          void *owner,
 890                                          struct fence **fence);
 891
 892 struct amdgpu_ring {
 893         struct amdgpu_device            *adev;
 894         const struct amdgpu_ring_funcs  *funcs;
 895         struct amdgpu_fence_driver      fence_drv;
 896         struct amd_gpu_scheduler        sched;
 897
 898         spinlock_t              fence_lock;
 899         struct mutex            *ring_lock;
 900         struct amdgpu_bo        *ring_obj;
 901         volatile uint32_t       *ring;
 902         unsigned                rptr_offs;
 903         u64                     next_rptr_gpu_addr;
 904         volatile u32            *next_rptr_cpu_addr;
 905         unsigned                wptr;
 906         unsigned                wptr_old;
 907         unsigned                ring_size;
 908         unsigned                ring_free_dw;
 909         int                     count_dw;
 910         atomic_t                last_rptr;
 911         atomic64_t              last_activity;
 912         uint64_t                gpu_addr;
 913         uint32_t                align_mask;
 914         uint32_t                ptr_mask;
 915         bool                    ready;
 916         u32                     nop;
 917         u32                     idx;
 918         u64                     last_semaphore_signal_addr;
 919         u64                     last_semaphore_wait_addr;
 920         u32                     me;
 921         u32                     pipe;
 922         u32                     queue;
 923         struct amdgpu_bo        *mqd_obj;
 924         u32                     doorbell_index;
 925         bool                    use_doorbell;
 926         unsigned                wptr_offs;
 927         unsigned                next_rptr_offs;
 928         unsigned                fence_offs;
 929         struct amdgpu_ctx       *current_ctx;
 930         enum amdgpu_ring_type   type;
 931         char                    name[16];
 932         bool                    is_pte_ring;
 933 };
 934
 935 /*
 936  * VM
 937  */
 938
 939 /* maximum number of VMIDs */
 940 #define AMDGPU_NUM_VM   16
 941
 942 /* number of entries in page table */
 943 #define AMDGPU_VM_PTE_COUNT (1 << amdgpu_vm_block_size)
 944
 945 /* PTBs (Page Table Blocks) need to be aligned to 32K */
 946 #define AMDGPU_VM_PTB_ALIGN_SIZE   32768
 947 #define AMDGPU_VM_PTB_ALIGN_MASK (AMDGPU_VM_PTB_ALIGN_SIZE - 1)
 948 #define AMDGPU_VM_PTB_ALIGN(a) (((a) + AMDGPU_VM_PTB_ALIGN_MASK) & ~AMDGPU_VM_PTB_ALIGN_MASK)
 949
 950 #define AMDGPU_PTE_VALID        (1 << 0)
 951 #define AMDGPU_PTE_SYSTEM       (1 << 1)
 952 #define AMDGPU_PTE_SNOOPED      (1 << 2)
 953
 954 /* VI only */
 955 #define AMDGPU_PTE_EXECUTABLE   (1 << 4)
 956
 957 #define AMDGPU_PTE_READABLE     (1 << 5)
 958 #define AMDGPU_PTE_WRITEABLE    (1 << 6)
 959
 960 /* PTE (Page Table Entry) fragment field for different page sizes */
 961 #define AMDGPU_PTE_FRAG_4KB     (0 << 7)
 962 #define AMDGPU_PTE_FRAG_64KB    (4 << 7)
 963 #define AMDGPU_LOG2_PAGES_PER_FRAG 4
 964
 965 /* How to programm VM fault handling */
 966 #define AMDGPU_VM_FAULT_STOP_NEVER      0
 967 #define AMDGPU_VM_FAULT_STOP_FIRST      1
 968 #define AMDGPU_VM_FAULT_STOP_ALWAYS     2
 969
 970 struct amdgpu_vm_pt {
 971         struct amdgpu_bo                *bo;
 972         uint64_t                        addr;
 973 };
 974
 975 struct amdgpu_vm_id {
 976         unsigned                id;
 977         uint64_t                pd_gpu_addr;
 978         /* last flushed PD/PT update */
 979         struct fence            *flushed_updates;
 980         /* last use of vmid */
 981         struct amdgpu_fence     *last_id_use;
 982 };
 983
 984 struct amdgpu_vm {
 985         struct mutex            mutex;
 986
 987         struct rb_root          va;
 988
 989         /* protecting invalidated */
 990         spinlock_t              status_lock;
 991
 992         /* BOs moved, but not yet updated in the PT */
 993         struct list_head        invalidated;
 994
 995         /* BOs cleared in the PT because of a move */
 996         struct list_head        cleared;
 997
 998         /* BO mappings freed, but not yet updated in the PT */
 999         struct list_head        freed;
1000
1001         /* contains the page directory */
1002         struct amdgpu_bo        *page_directory;
1003         unsigned                max_pde_used;
1004         struct fence            *page_directory_fence;
1005
1006         /* array of page tables, one for each page directory entry */
1007         struct amdgpu_vm_pt     *page_tables;
1008
1009         /* for id and flush management per ring */
1010         struct amdgpu_vm_id     ids[AMDGPU_MAX_RINGS];
1011 };
1012
1013 struct amdgpu_vm_manager {
1014         struct amdgpu_fence             *active[AMDGPU_NUM_VM];
1015         uint32_t                        max_pfn;
1016         /* number of VMIDs */
1017         unsigned                        nvm;
1018         /* vram base address for page table entry  */
1019         u64                             vram_base_offset;
1020         /* is vm enabled? */
1021         bool                            enabled;
1022         /* for hw to save the PD addr on suspend/resume */
1023         uint32_t                        saved_table_addr[AMDGPU_NUM_VM];
1024         /* vm pte handling */
1025         const struct amdgpu_vm_pte_funcs        *vm_pte_funcs;
1026         struct amdgpu_ring                      *vm_pte_funcs_ring;
1027 };
1028
1029 /*
1030  * context related structures
1031  */
1032
1033 #define AMDGPU_CTX_MAX_CS_PENDING       16
1034
1035 struct amdgpu_ctx_ring {
1036         uint64_t                sequence;
1037         struct fence            *fences[AMDGPU_CTX_MAX_CS_PENDING];
1038         struct amd_sched_entity entity;
1039 };
1040
1041 struct amdgpu_ctx {
1042         struct kref             refcount;
1043         struct amdgpu_device    *adev;
1044         unsigned                reset_counter;
1045         spinlock_t              ring_lock;
1046         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
1047 };
1048
1049 struct amdgpu_ctx_mgr {
1050         struct amdgpu_device    *adev;
1051         struct mutex            lock;
1052         /* protected by lock */
1053         struct idr              ctx_handles;
1054 };
1055
1056 int amdgpu_ctx_init(struct amdgpu_device *adev, bool kernel,
1057                     struct amdgpu_ctx *ctx);
1058 void amdgpu_ctx_fini(struct amdgpu_ctx *ctx);
1059
1060 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
1061 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
1062
1063 uint64_t amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
1064                               struct fence *fence);
1065 struct fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
1066                                    struct amdgpu_ring *ring, uint64_t seq);
1067
1068 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
1069                      struct drm_file *filp);
1070
1071 void amdgpu_ctx_mgr_init(struct amdgpu_ctx_mgr *mgr);
1072 void amdgpu_ctx_mgr_fini(struct amdgpu_ctx_mgr *mgr);
1073
1074 /*
1075  * file private structure
1076  */
1077
1078 struct amdgpu_fpriv {
1079         struct amdgpu_vm        vm;
1080         struct mutex            bo_list_lock;
1081         struct idr              bo_list_handles;
1082         struct amdgpu_ctx_mgr   ctx_mgr;
1083 };
1084
1085 /*
1086  * residency list
1087  */
1088
1089 struct amdgpu_bo_list {
1090         struct mutex lock;
1091         struct amdgpu_bo *gds_obj;
1092         struct amdgpu_bo *gws_obj;
1093         struct amdgpu_bo *oa_obj;
1094         bool has_userptr;
1095         unsigned num_entries;
1096         struct amdgpu_bo_list_entry *array;
1097 };
1098
1099 struct amdgpu_bo_list *
1100 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
1101 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
1102 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
1103
1104 /*
1105  * GFX stuff
1106  */
1107 #include "clearstate_defs.h"
1108
1109 struct amdgpu_rlc {
1110         /* for power gating */
1111         struct amdgpu_bo        *save_restore_obj;
1112         uint64_t                save_restore_gpu_addr;
1113         volatile uint32_t       *sr_ptr;
1114         const u32               *reg_list;
1115         u32                     reg_list_size;
1116         /* for clear state */
1117         struct amdgpu_bo        *clear_state_obj;
1118         uint64_t                clear_state_gpu_addr;
1119         volatile uint32_t       *cs_ptr;
1120         const struct cs_section_def   *cs_data;
1121         u32                     clear_state_size;
1122         /* for cp tables */
1123         struct amdgpu_bo        *cp_table_obj;
1124         uint64_t                cp_table_gpu_addr;
1125         volatile uint32_t       *cp_table_ptr;
1126         u32                     cp_table_size;
1127 };
1128
1129 struct amdgpu_mec {
1130         struct amdgpu_bo        *hpd_eop_obj;
1131         u64                     hpd_eop_gpu_addr;
1132         u32 num_pipe;
1133         u32 num_mec;
1134         u32 num_queue;
1135 };
1136
1137 /*
1138  * GPU scratch registers structures, functions & helpers
1139  */
1140 struct amdgpu_scratch {
1141         unsigned                num_reg;
1142         uint32_t                reg_base;
1143         bool                    free[32];
1144         uint32_t                reg[32];
1145 };
1146
1147 /*
1148  * GFX configurations
1149  */
1150 struct amdgpu_gca_config {
1151         unsigned max_shader_engines;
1152         unsigned max_tile_pipes;
1153         unsigned max_cu_per_sh;
1154         unsigned max_sh_per_se;
1155         unsigned max_backends_per_se;
1156         unsigned max_texture_channel_caches;
1157         unsigned max_gprs;
1158         unsigned max_gs_threads;
1159         unsigned max_hw_contexts;
1160         unsigned sc_prim_fifo_size_frontend;
1161         unsigned sc_prim_fifo_size_backend;
1162         unsigned sc_hiz_tile_fifo_size;
1163         unsigned sc_earlyz_tile_fifo_size;
1164
1165         unsigned num_tile_pipes;
1166         unsigned backend_enable_mask;
1167         unsigned mem_max_burst_length_bytes;
1168         unsigned mem_row_size_in_kb;
1169         unsigned shader_engine_tile_size;
1170         unsigned num_gpus;
1171         unsigned multi_gpu_tile_size;
1172         unsigned mc_arb_ramcfg;
1173         unsigned gb_addr_config;
1174
1175         uint32_t tile_mode_array[32];
1176         uint32_t macrotile_mode_array[16];
1177 };
1178
1179 struct amdgpu_gfx {
1180         struct mutex                    gpu_clock_mutex;
1181         struct amdgpu_gca_config        config;
1182         struct amdgpu_rlc               rlc;
1183         struct amdgpu_mec               mec;
1184         struct amdgpu_scratch           scratch;
1185         const struct firmware           *me_fw; /* ME firmware */
1186         uint32_t                        me_fw_version;
1187         const struct firmware           *pfp_fw; /* PFP firmware */
1188         uint32_t                        pfp_fw_version;
1189         const struct firmware           *ce_fw; /* CE firmware */
1190         uint32_t                        ce_fw_version;
1191         const struct firmware           *rlc_fw; /* RLC firmware */
1192         uint32_t                        rlc_fw_version;
1193         const struct firmware           *mec_fw; /* MEC firmware */
1194         uint32_t                        mec_fw_version;
1195         const struct firmware           *mec2_fw; /* MEC2 firmware */
1196         uint32_t                        mec2_fw_version;
1197         uint32_t                        me_feature_version;
1198         uint32_t                        ce_feature_version;
1199         uint32_t                        pfp_feature_version;
1200         uint32_t                        rlc_feature_version;
1201         uint32_t                        mec_feature_version;
1202         uint32_t                        mec2_feature_version;
1203         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
1204         unsigned                        num_gfx_rings;
1205         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
1206         unsigned                        num_compute_rings;
1207         struct amdgpu_irq_src           eop_irq;
1208         struct amdgpu_irq_src           priv_reg_irq;
1209         struct amdgpu_irq_src           priv_inst_irq;
1210         /* gfx status */
1211         uint32_t gfx_current_status;
1212         /* ce ram size*/
1213         unsigned ce_ram_size;
1214 };
1215
1216 int amdgpu_ib_get(struct amdgpu_ring *ring, struct amdgpu_vm *vm,
1217                   unsigned size, struct amdgpu_ib *ib);
1218 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib);
1219 int amdgpu_ib_schedule(struct amdgpu_device *adev, unsigned num_ibs,
1220                        struct amdgpu_ib *ib, void *owner);
1221 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
1222 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
1223 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
1224 /* Ring access between begin & end cannot sleep */
1225 void amdgpu_ring_free_size(struct amdgpu_ring *ring);
1226 int amdgpu_ring_alloc(struct amdgpu_ring *ring, unsigned ndw);
1227 int amdgpu_ring_lock(struct amdgpu_ring *ring, unsigned ndw);
1228 void amdgpu_ring_insert_nop(struct amdgpu_ring *ring, uint32_t count);
1229 void amdgpu_ring_commit(struct amdgpu_ring *ring);
1230 void amdgpu_ring_unlock_commit(struct amdgpu_ring *ring);
1231 void amdgpu_ring_undo(struct amdgpu_ring *ring);
1232 void amdgpu_ring_unlock_undo(struct amdgpu_ring *ring);
1233 void amdgpu_ring_lockup_update(struct amdgpu_ring *ring);
1234 bool amdgpu_ring_test_lockup(struct amdgpu_ring *ring);
1235 unsigned amdgpu_ring_backup(struct amdgpu_ring *ring,
1236                             uint32_t **data);
1237 int amdgpu_ring_restore(struct amdgpu_ring *ring,
1238                         unsigned size, uint32_t *data);
1239 int amdgpu_ring_init(struct amdgpu_device *adev, struct amdgpu_ring *ring,
1240                      unsigned ring_size, u32 nop, u32 align_mask,
1241                      struct amdgpu_irq_src *irq_src, unsigned irq_type,
1242                      enum amdgpu_ring_type ring_type);
1243 void amdgpu_ring_fini(struct amdgpu_ring *ring);
1244
1245 /*
1246  * CS.
1247  */
1248 struct amdgpu_cs_chunk {
1249         uint32_t                chunk_id;
1250         uint32_t                length_dw;
1251         uint32_t                *kdata;
1252         void __user             *user_ptr;
1253 };
1254
1255 struct amdgpu_cs_parser {
1256         struct amdgpu_device    *adev;
1257         struct drm_file         *filp;
1258         struct amdgpu_ctx       *ctx;
1259         struct amdgpu_bo_list *bo_list;
1260         /* chunks */
1261         unsigned                nchunks;
1262         struct amdgpu_cs_chunk  *chunks;
1263         /* relocations */
1264         struct amdgpu_bo_list_entry     *vm_bos;
1265         struct list_head        validated;
1266
1267         struct amdgpu_ib        *ibs;
1268         uint32_t                num_ibs;
1269
1270         struct ww_acquire_ctx   ticket;
1271
1272         /* user fence */
1273         struct amdgpu_user_fence uf;
1274 };
1275
1276 struct amdgpu_job {
1277         struct amd_sched_job    base;
1278         struct amdgpu_device    *adev;
1279         struct amdgpu_ib        *ibs;
1280         uint32_t                num_ibs;
1281         struct mutex            job_lock;
1282         struct amdgpu_user_fence uf;
1283         int (*free_job)(struct amdgpu_job *job);
1284 };
1285 #define to_amdgpu_job(sched_job)                \
1286                 container_of((sched_job), struct amdgpu_job, base)
1287
1288 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p, uint32_t ib_idx, int idx)
1289 {
1290         return p->ibs[ib_idx].ptr[idx];
1291 }
1292
1293 /*
1294  * Writeback
1295  */
1296 #define AMDGPU_MAX_WB 1024      /* Reserve at most 1024 WB slots for amdgpu-owned rings. */
1297
1298 struct amdgpu_wb {
1299         struct amdgpu_bo        *wb_obj;
1300         volatile uint32_t       *wb;
1301         uint64_t                gpu_addr;
1302         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1303         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1304 };
1305
1306 int amdgpu_wb_get(struct amdgpu_device *adev, u32 *wb);
1307 void amdgpu_wb_free(struct amdgpu_device *adev, u32 wb);
1308
1309 /**
1310  * struct amdgpu_pm - power management datas
1311  * It keeps track of various data needed to take powermanagement decision.
1312  */
1313
1314 enum amdgpu_pm_state_type {
1315         /* not used for dpm */
1316         POWER_STATE_TYPE_DEFAULT,
1317         POWER_STATE_TYPE_POWERSAVE,
1318         /* user selectable states */
1319         POWER_STATE_TYPE_BATTERY,
1320         POWER_STATE_TYPE_BALANCED,
1321         POWER_STATE_TYPE_PERFORMANCE,
1322         /* internal states */
1323         POWER_STATE_TYPE_INTERNAL_UVD,
1324         POWER_STATE_TYPE_INTERNAL_UVD_SD,
1325         POWER_STATE_TYPE_INTERNAL_UVD_HD,
1326         POWER_STATE_TYPE_INTERNAL_UVD_HD2,
1327         POWER_STATE_TYPE_INTERNAL_UVD_MVC,
1328         POWER_STATE_TYPE_INTERNAL_BOOT,
1329         POWER_STATE_TYPE_INTERNAL_THERMAL,
1330         POWER_STATE_TYPE_INTERNAL_ACPI,
1331         POWER_STATE_TYPE_INTERNAL_ULV,
1332         POWER_STATE_TYPE_INTERNAL_3DPERF,
1333 };
1334
1335 enum amdgpu_int_thermal_type {
1336         THERMAL_TYPE_NONE,
1337         THERMAL_TYPE_EXTERNAL,
1338         THERMAL_TYPE_EXTERNAL_GPIO,
1339         THERMAL_TYPE_RV6XX,
1340         THERMAL_TYPE_RV770,
1341         THERMAL_TYPE_ADT7473_WITH_INTERNAL,
1342         THERMAL_TYPE_EVERGREEN,
1343         THERMAL_TYPE_SUMO,
1344         THERMAL_TYPE_NI,
1345         THERMAL_TYPE_SI,
1346         THERMAL_TYPE_EMC2103_WITH_INTERNAL,
1347         THERMAL_TYPE_CI,
1348         THERMAL_TYPE_KV,
1349 };
1350
1351 enum amdgpu_dpm_auto_throttle_src {
1352         AMDGPU_DPM_AUTO_THROTTLE_SRC_THERMAL,
1353         AMDGPU_DPM_AUTO_THROTTLE_SRC_EXTERNAL
1354 };
1355
1356 enum amdgpu_dpm_event_src {
1357         AMDGPU_DPM_EVENT_SRC_ANALOG = 0,
1358         AMDGPU_DPM_EVENT_SRC_EXTERNAL = 1,
1359         AMDGPU_DPM_EVENT_SRC_DIGITAL = 2,
1360         AMDGPU_DPM_EVENT_SRC_ANALOG_OR_EXTERNAL = 3,
1361         AMDGPU_DPM_EVENT_SRC_DIGIAL_OR_EXTERNAL = 4
1362 };
1363
1364 #define AMDGPU_MAX_VCE_LEVELS 6
1365
1366 enum amdgpu_vce_level {
1367         AMDGPU_VCE_LEVEL_AC_ALL = 0,     /* AC, All cases */
1368         AMDGPU_VCE_LEVEL_DC_EE = 1,      /* DC, entropy encoding */
1369         AMDGPU_VCE_LEVEL_DC_LL_LOW = 2,  /* DC, low latency queue, res <= 720 */
1370         AMDGPU_VCE_LEVEL_DC_LL_HIGH = 3, /* DC, low latency queue, 1080 >= res > 720 */
1371         AMDGPU_VCE_LEVEL_DC_GP_LOW = 4,  /* DC, general purpose queue, res <= 720 */
1372         AMDGPU_VCE_LEVEL_DC_GP_HIGH = 5, /* DC, general purpose queue, 1080 >= res > 720 */
1373 };
1374
1375 struct amdgpu_ps {
1376         u32 caps; /* vbios flags */
1377         u32 class; /* vbios flags */
1378         u32 class2; /* vbios flags */
1379         /* UVD clocks */
1380         u32 vclk;
1381         u32 dclk;
1382         /* VCE clocks */
1383         u32 evclk;
1384         u32 ecclk;
1385         bool vce_active;
1386         enum amdgpu_vce_level vce_level;
1387         /* asic priv */
1388         void *ps_priv;
1389 };
1390
1391 struct amdgpu_dpm_thermal {
1392         /* thermal interrupt work */
1393         struct work_struct work;
1394         /* low temperature threshold */
1395         int                min_temp;
1396         /* high temperature threshold */
1397         int                max_temp;
1398         /* was last interrupt low to high or high to low */
1399         bool               high_to_low;
1400         /* interrupt source */
1401         struct amdgpu_irq_src   irq;
1402 };
1403
1404 enum amdgpu_clk_action
1405 {
1406         AMDGPU_SCLK_UP = 1,
1407         AMDGPU_SCLK_DOWN
1408 };
1409
1410 struct amdgpu_blacklist_clocks
1411 {
1412         u32 sclk;
1413         u32 mclk;
1414         enum amdgpu_clk_action action;
1415 };
1416
1417 struct amdgpu_clock_and_voltage_limits {
1418         u32 sclk;
1419         u32 mclk;
1420         u16 vddc;
1421         u16 vddci;
1422 };
1423
1424 struct amdgpu_clock_array {
1425         u32 count;
1426         u32 *values;
1427 };
1428
1429 struct amdgpu_clock_voltage_dependency_entry {
1430         u32 clk;
1431         u16 v;
1432 };
1433
1434 struct amdgpu_clock_voltage_dependency_table {
1435         u32 count;
1436         struct amdgpu_clock_voltage_dependency_entry *entries;
1437 };
1438
1439 union amdgpu_cac_leakage_entry {
1440         struct {
1441                 u16 vddc;
1442                 u32 leakage;
1443         };
1444         struct {
1445                 u16 vddc1;
1446                 u16 vddc2;
1447                 u16 vddc3;
1448         };
1449 };
1450
1451 struct amdgpu_cac_leakage_table {
1452         u32 count;
1453         union amdgpu_cac_leakage_entry *entries;
1454 };
1455
1456 struct amdgpu_phase_shedding_limits_entry {
1457         u16 voltage;
1458         u32 sclk;
1459         u32 mclk;
1460 };
1461
1462 struct amdgpu_phase_shedding_limits_table {
1463         u32 count;
1464         struct amdgpu_phase_shedding_limits_entry *entries;
1465 };
1466
1467 struct amdgpu_uvd_clock_voltage_dependency_entry {
1468         u32 vclk;
1469         u32 dclk;
1470         u16 v;
1471 };
1472
1473 struct amdgpu_uvd_clock_voltage_dependency_table {
1474         u8 count;
1475         struct amdgpu_uvd_clock_voltage_dependency_entry *entries;
1476 };
1477
1478 struct amdgpu_vce_clock_voltage_dependency_entry {
1479         u32 ecclk;
1480         u32 evclk;
1481         u16 v;
1482 };
1483
1484 struct amdgpu_vce_clock_voltage_dependency_table {
1485         u8 count;
1486         struct amdgpu_vce_clock_voltage_dependency_entry *entries;
1487 };
1488
1489 struct amdgpu_ppm_table {
1490         u8 ppm_design;
1491         u16 cpu_core_number;
1492         u32 platform_tdp;
1493         u32 small_ac_platform_tdp;
1494         u32 platform_tdc;
1495         u32 small_ac_platform_tdc;
1496         u32 apu_tdp;
1497         u32 dgpu_tdp;
1498         u32 dgpu_ulv_power;
1499         u32 tj_max;
1500 };
1501
1502 struct amdgpu_cac_tdp_table {
1503         u16 tdp;
1504         u16 configurable_tdp;
1505         u16 tdc;
1506         u16 battery_power_limit;
1507         u16 small_power_limit;
1508         u16 low_cac_leakage;
1509         u16 high_cac_leakage;
1510         u16 maximum_power_delivery_limit;
1511 };
1512
1513 struct amdgpu_dpm_dynamic_state {
1514         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_sclk;
1515         struct amdgpu_clock_voltage_dependency_table vddci_dependency_on_mclk;
1516         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_mclk;
1517         struct amdgpu_clock_voltage_dependency_table mvdd_dependency_on_mclk;
1518         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_dispclk;
1519         struct amdgpu_uvd_clock_voltage_dependency_table uvd_clock_voltage_dependency_table;
1520         struct amdgpu_vce_clock_voltage_dependency_table vce_clock_voltage_dependency_table;
1521         struct amdgpu_clock_voltage_dependency_table samu_clock_voltage_dependency_table;
1522         struct amdgpu_clock_voltage_dependency_table acp_clock_voltage_dependency_table;
1523         struct amdgpu_clock_voltage_dependency_table vddgfx_dependency_on_sclk;
1524         struct amdgpu_clock_array valid_sclk_values;
1525         struct amdgpu_clock_array valid_mclk_values;
1526         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_dc;
1527         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_ac;
1528         u32 mclk_sclk_ratio;
1529         u32 sclk_mclk_delta;
1530         u16 vddc_vddci_delta;
1531         u16 min_vddc_for_pcie_gen2;
1532         struct amdgpu_cac_leakage_table cac_leakage_table;
1533         struct amdgpu_phase_shedding_limits_table phase_shedding_limits_table;
1534         struct amdgpu_ppm_table *ppm_table;
1535         struct amdgpu_cac_tdp_table *cac_tdp_table;
1536 };
1537
1538 struct amdgpu_dpm_fan {
1539         u16 t_min;
1540         u16 t_med;
1541         u16 t_high;
1542         u16 pwm_min;
1543         u16 pwm_med;
1544         u16 pwm_high;
1545         u8 t_hyst;
1546         u32 cycle_delay;
1547         u16 t_max;
1548         u8 control_mode;
1549         u16 default_max_fan_pwm;
1550         u16 default_fan_output_sensitivity;
1551         u16 fan_output_sensitivity;
1552         bool ucode_fan_control;
1553 };
1554
1555 enum amdgpu_pcie_gen {
1556         AMDGPU_PCIE_GEN1 = 0,
1557         AMDGPU_PCIE_GEN2 = 1,
1558         AMDGPU_PCIE_GEN3 = 2,
1559         AMDGPU_PCIE_GEN_INVALID = 0xffff
1560 };
1561
1562 enum amdgpu_dpm_forced_level {
1563         AMDGPU_DPM_FORCED_LEVEL_AUTO = 0,
1564         AMDGPU_DPM_FORCED_LEVEL_LOW = 1,
1565         AMDGPU_DPM_FORCED_LEVEL_HIGH = 2,
1566 };
1567
1568 struct amdgpu_vce_state {
1569         /* vce clocks */
1570         u32 evclk;
1571         u32 ecclk;
1572         /* gpu clocks */
1573         u32 sclk;
1574         u32 mclk;
1575         u8 clk_idx;
1576         u8 pstate;
1577 };
1578
1579 struct amdgpu_dpm_funcs {
1580         int (*get_temperature)(struct amdgpu_device *adev);
1581         int (*pre_set_power_state)(struct amdgpu_device *adev);
1582         int (*set_power_state)(struct amdgpu_device *adev);
1583         void (*post_set_power_state)(struct amdgpu_device *adev);
1584         void (*display_configuration_changed)(struct amdgpu_device *adev);
1585         u32 (*get_sclk)(struct amdgpu_device *adev, bool low);
1586         u32 (*get_mclk)(struct amdgpu_device *adev, bool low);
1587         void (*print_power_state)(struct amdgpu_device *adev, struct amdgpu_ps *ps);
1588         void (*debugfs_print_current_performance_level)(struct amdgpu_device *adev, struct seq_file *m);
1589         int (*force_performance_level)(struct amdgpu_device *adev, enum amdgpu_dpm_forced_level level);
1590         bool (*vblank_too_short)(struct amdgpu_device *adev);
1591         void (*powergate_uvd)(struct amdgpu_device *adev, bool gate);
1592         void (*powergate_vce)(struct amdgpu_device *adev, bool gate);
1593         void (*enable_bapm)(struct amdgpu_device *adev, bool enable);
1594         void (*set_fan_control_mode)(struct amdgpu_device *adev, u32 mode);
1595         u32 (*get_fan_control_mode)(struct amdgpu_device *adev);
1596         int (*set_fan_speed_percent)(struct amdgpu_device *adev, u32 speed);
1597         int (*get_fan_speed_percent)(struct amdgpu_device *adev, u32 *speed);
1598 };
1599
1600 struct amdgpu_dpm {
1601         struct amdgpu_ps        *ps;
1602         /* number of valid power states */
1603         int                     num_ps;
1604         /* current power state that is active */
1605         struct amdgpu_ps        *current_ps;
1606         /* requested power state */
1607         struct amdgpu_ps        *requested_ps;
1608         /* boot up power state */
1609         struct amdgpu_ps        *boot_ps;
1610         /* default uvd power state */
1611         struct amdgpu_ps        *uvd_ps;
1612         /* vce requirements */
1613         struct amdgpu_vce_state vce_states[AMDGPU_MAX_VCE_LEVELS];
1614         enum amdgpu_vce_level vce_level;
1615         enum amdgpu_pm_state_type state;
1616         enum amdgpu_pm_state_type user_state;
1617         u32                     platform_caps;
1618         u32                     voltage_response_time;
1619         u32                     backbias_response_time;
1620         void                    *priv;
1621         u32                     new_active_crtcs;
1622         int                     new_active_crtc_count;
1623         u32                     current_active_crtcs;
1624         int                     current_active_crtc_count;
1625         struct amdgpu_dpm_dynamic_state dyn_state;
1626         struct amdgpu_dpm_fan fan;
1627         u32 tdp_limit;
1628         u32 near_tdp_limit;
1629         u32 near_tdp_limit_adjusted;
1630         u32 sq_ramping_threshold;
1631         u32 cac_leakage;
1632         u16 tdp_od_limit;
1633         u32 tdp_adjustment;
1634         u16 load_line_slope;
1635         bool power_control;
1636         bool ac_power;
1637         /* special states active */
1638         bool                    thermal_active;
1639         bool                    uvd_active;
1640         bool                    vce_active;
1641         /* thermal handling */
1642         struct amdgpu_dpm_thermal thermal;
1643         /* forced levels */
1644         enum amdgpu_dpm_forced_level forced_level;
1645 };
1646
1647 struct amdgpu_pm {
1648         struct mutex            mutex;
1649         u32                     current_sclk;
1650         u32                     current_mclk;
1651         u32                     default_sclk;
1652         u32                     default_mclk;
1653         struct amdgpu_i2c_chan *i2c_bus;
1654         /* internal thermal controller on rv6xx+ */
1655         enum amdgpu_int_thermal_type int_thermal_type;
1656         struct device           *int_hwmon_dev;
1657         /* fan control parameters */
1658         bool                    no_fan;
1659         u8                      fan_pulses_per_revolution;
1660         u8                      fan_min_rpm;
1661         u8                      fan_max_rpm;
1662         /* dpm */
1663         bool                    dpm_enabled;
1664         struct amdgpu_dpm       dpm;
1665         const struct firmware   *fw;    /* SMC firmware */
1666         uint32_t                fw_version;
1667         const struct amdgpu_dpm_funcs *funcs;
1668 };
1669
1670 /*
1671  * UVD
1672  */
1673 #define AMDGPU_MAX_UVD_HANDLES  10
1674 #define AMDGPU_UVD_STACK_SIZE   (1024*1024)
1675 #define AMDGPU_UVD_HEAP_SIZE    (1024*1024)
1676 #define AMDGPU_UVD_FIRMWARE_OFFSET 256
1677
1678 struct amdgpu_uvd {
1679         struct amdgpu_bo        *vcpu_bo;
1680         void                    *cpu_addr;
1681         uint64_t                gpu_addr;
1682         atomic_t                handles[AMDGPU_MAX_UVD_HANDLES];
1683         struct drm_file         *filp[AMDGPU_MAX_UVD_HANDLES];
1684         struct delayed_work     idle_work;
1685         const struct firmware   *fw;    /* UVD firmware */
1686         struct amdgpu_ring      ring;
1687         struct amdgpu_irq_src   irq;
1688         bool                    address_64_bit;
1689 };
1690
1691 /*
1692  * VCE
1693  */
1694 #define AMDGPU_MAX_VCE_HANDLES  16
1695 #define AMDGPU_VCE_FIRMWARE_OFFSET 256
1696
1697 #define AMDGPU_VCE_HARVEST_VCE0 (1 << 0)
1698 #define AMDGPU_VCE_HARVEST_VCE1 (1 << 1)
1699
1700 struct amdgpu_vce {
1701         struct amdgpu_bo        *vcpu_bo;
1702         uint64_t                gpu_addr;
1703         unsigned                fw_version;
1704         unsigned                fb_version;
1705         atomic_t                handles[AMDGPU_MAX_VCE_HANDLES];
1706         struct drm_file         *filp[AMDGPU_MAX_VCE_HANDLES];
1707         uint32_t                img_size[AMDGPU_MAX_VCE_HANDLES];
1708         struct delayed_work     idle_work;
1709         const struct firmware   *fw;    /* VCE firmware */
1710         struct amdgpu_ring      ring[AMDGPU_MAX_VCE_RINGS];
1711         struct amdgpu_irq_src   irq;
1712         unsigned                harvest_config;
1713 };
1714
1715 /*
1716  * SDMA
1717  */
1718 struct amdgpu_sdma_instance {
1719         /* SDMA firmware */
1720         const struct firmware   *fw;
1721         uint32_t                fw_version;
1722         uint32_t                feature_version;
1723
1724         struct amdgpu_ring      ring;
1725         bool                    burst_nop;
1726 };
1727
1728 struct amdgpu_sdma {
1729         struct amdgpu_sdma_instance instance[AMDGPU_MAX_SDMA_INSTANCES];
1730         struct amdgpu_irq_src   trap_irq;
1731         struct amdgpu_irq_src   illegal_inst_irq;
1732         int                     num_instances;
1733 };
1734
1735 /*
1736  * Firmware
1737  */
1738 struct amdgpu_firmware {
1739         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1740         bool smu_load;
1741         struct amdgpu_bo *fw_buf;
1742         unsigned int fw_size;
1743 };
1744
1745 /*
1746  * Benchmarking
1747  */
1748 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1749
1750
1751 /*
1752  * Testing
1753  */
1754 void amdgpu_test_moves(struct amdgpu_device *adev);
1755 void amdgpu_test_ring_sync(struct amdgpu_device *adev,
1756                            struct amdgpu_ring *cpA,
1757                            struct amdgpu_ring *cpB);
1758 void amdgpu_test_syncing(struct amdgpu_device *adev);
1759
1760 /*
1761  * MMU Notifier
1762  */
1763 #if defined(CONFIG_MMU_NOTIFIER)
1764 int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr);
1765 void amdgpu_mn_unregister(struct amdgpu_bo *bo);
1766 #else
1767 static int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr)
1768 {
1769         return -ENODEV;
1770 }
1771 static void amdgpu_mn_unregister(struct amdgpu_bo *bo) {}
1772 #endif
1773
1774 /*
1775  * Debugfs
1776  */
1777 struct amdgpu_debugfs {
1778         struct drm_info_list    *files;
1779         unsigned                num_files;
1780 };
1781
1782 int amdgpu_debugfs_add_files(struct amdgpu_device *adev,
1783                              struct drm_info_list *files,
1784                              unsigned nfiles);
1785 int amdgpu_debugfs_fence_init(struct amdgpu_device *adev);
1786
1787 #if defined(CONFIG_DEBUG_FS)
1788 int amdgpu_debugfs_init(struct drm_minor *minor);
1789 void amdgpu_debugfs_cleanup(struct drm_minor *minor);
1790 #endif
1791
1792 /*
1793  * amdgpu smumgr functions
1794  */
1795 struct amdgpu_smumgr_funcs {
1796         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1797         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1798         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1799 };
1800
1801 /*
1802  * amdgpu smumgr
1803  */
1804 struct amdgpu_smumgr {
1805         struct amdgpu_bo *toc_buf;
1806         struct amdgpu_bo *smu_buf;
1807         /* asic priv smu data */
1808         void *priv;
1809         spinlock_t smu_lock;
1810         /* smumgr functions */
1811         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1812         /* ucode loading complete flag */
1813         uint32_t fw_flags;
1814 };
1815
1816 /*
1817  * ASIC specific register table accessible by UMD
1818  */
1819 struct amdgpu_allowed_register_entry {
1820         uint32_t reg_offset;
1821         bool untouched;
1822         bool grbm_indexed;
1823 };
1824
1825 struct amdgpu_cu_info {
1826         uint32_t number; /* total active CU number */
1827         uint32_t ao_cu_mask;
1828         uint32_t bitmap[4][4];
1829 };
1830
1831
1832 /*
1833  * ASIC specific functions.
1834  */
1835 struct amdgpu_asic_funcs {
1836         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1837         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1838                              u32 sh_num, u32 reg_offset, u32 *value);
1839         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1840         int (*reset)(struct amdgpu_device *adev);
1841         /* wait for mc_idle */
1842         int (*wait_for_mc_idle)(struct amdgpu_device *adev);
1843         /* get the reference clock */
1844         u32 (*get_xclk)(struct amdgpu_device *adev);
1845         /* get the gpu clock counter */
1846         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
1847         int (*get_cu_info)(struct amdgpu_device *adev, struct amdgpu_cu_info *info);
1848         /* MM block clocks */
1849         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1850         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1851 };
1852
1853 /*
1854  * IOCTL.
1855  */
1856 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1857                             struct drm_file *filp);
1858 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1859                                 struct drm_file *filp);
1860
1861 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1862                           struct drm_file *filp);
1863 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1864                         struct drm_file *filp);
1865 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1866                           struct drm_file *filp);
1867 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1868                               struct drm_file *filp);
1869 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1870                           struct drm_file *filp);
1871 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1872                         struct drm_file *filp);
1873 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1874 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1875
1876 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1877                                 struct drm_file *filp);
1878
1879 /* VRAM scratch page for HDP bug, default vram page */
1880 struct amdgpu_vram_scratch {
1881         struct amdgpu_bo                *robj;
1882         volatile uint32_t               *ptr;
1883         u64                             gpu_addr;
1884 };
1885
1886 /*
1887  * ACPI
1888  */
1889 struct amdgpu_atif_notification_cfg {
1890         bool enabled;
1891         int command_code;
1892 };
1893
1894 struct amdgpu_atif_notifications {
1895         bool display_switch;
1896         bool expansion_mode_change;
1897         bool thermal_state;
1898         bool forced_power_state;
1899         bool system_power_state;
1900         bool display_conf_change;
1901         bool px_gfx_switch;
1902         bool brightness_change;
1903         bool dgpu_display_event;
1904 };
1905
1906 struct amdgpu_atif_functions {
1907         bool system_params;
1908         bool sbios_requests;
1909         bool select_active_disp;
1910         bool lid_state;
1911         bool get_tv_standard;
1912         bool set_tv_standard;
1913         bool get_panel_expansion_mode;
1914         bool set_panel_expansion_mode;
1915         bool temperature_change;
1916         bool graphics_device_types;
1917 };
1918
1919 struct amdgpu_atif {
1920         struct amdgpu_atif_notifications notifications;
1921         struct amdgpu_atif_functions functions;
1922         struct amdgpu_atif_notification_cfg notification_cfg;
1923         struct amdgpu_encoder *encoder_for_bl;
1924 };
1925
1926 struct amdgpu_atcs_functions {
1927         bool get_ext_state;
1928         bool pcie_perf_req;
1929         bool pcie_dev_rdy;
1930         bool pcie_bus_width;
1931 };
1932
1933 struct amdgpu_atcs {
1934         struct amdgpu_atcs_functions functions;
1935 };
1936
1937 /*
1938  * CGS
1939  */
1940 void *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1941 void amdgpu_cgs_destroy_device(void *cgs_device);
1942
1943
1944 /*
1945  * Core structure, functions and helpers.
1946  */
1947 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1948 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1949
1950 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1951 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1952
1953 struct amdgpu_ip_block_status {
1954         bool valid;
1955         bool sw;
1956         bool hw;
1957 };
1958
1959 struct amdgpu_device {
1960         struct device                   *dev;
1961         struct drm_device               *ddev;
1962         struct pci_dev                  *pdev;
1963         struct rw_semaphore             exclusive_lock;
1964
1965         /* ASIC */
1966         enum amd_asic_type              asic_type;
1967         uint32_t                        family;
1968         uint32_t                        rev_id;
1969         uint32_t                        external_rev_id;
1970         unsigned long                   flags;
1971         int                             usec_timeout;
1972         const struct amdgpu_asic_funcs  *asic_funcs;
1973         bool                            shutdown;
1974         bool                            suspend;
1975         bool                            need_dma32;
1976         bool                            accel_working;
1977         bool                            needs_reset;
1978         struct work_struct              reset_work;
1979         struct notifier_block           acpi_nb;
1980         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1981         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1982         unsigned                        debugfs_count;
1983 #if defined(CONFIG_DEBUG_FS)
1984         struct dentry                   *debugfs_regs;
1985 #endif
1986         struct amdgpu_atif              atif;
1987         struct amdgpu_atcs              atcs;
1988         struct mutex                    srbm_mutex;
1989         /* GRBM index mutex. Protects concurrent access to GRBM index */
1990         struct mutex                    grbm_idx_mutex;
1991         struct dev_pm_domain            vga_pm_domain;
1992         bool                            have_disp_power_ref;
1993
1994         /* BIOS */
1995         uint8_t                         *bios;
1996         bool                            is_atom_bios;
1997         uint16_t                        bios_header_start;
1998         struct amdgpu_bo                *stollen_vga_memory;
1999         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
2000
2001         /* Register/doorbell mmio */
2002         resource_size_t                 rmmio_base;
2003         resource_size_t                 rmmio_size;
2004         void __iomem                    *rmmio;
2005         /* protects concurrent MM_INDEX/DATA based register access */
2006         spinlock_t mmio_idx_lock;
2007         /* protects concurrent SMC based register access */
2008         spinlock_t smc_idx_lock;
2009         amdgpu_rreg_t                   smc_rreg;
2010         amdgpu_wreg_t                   smc_wreg;
2011         /* protects concurrent PCIE register access */
2012         spinlock_t pcie_idx_lock;
2013         amdgpu_rreg_t                   pcie_rreg;
2014         amdgpu_wreg_t                   pcie_wreg;
2015         /* protects concurrent UVD register access */
2016         spinlock_t uvd_ctx_idx_lock;
2017         amdgpu_rreg_t                   uvd_ctx_rreg;
2018         amdgpu_wreg_t                   uvd_ctx_wreg;
2019         /* protects concurrent DIDT register access */
2020         spinlock_t didt_idx_lock;
2021         amdgpu_rreg_t                   didt_rreg;
2022         amdgpu_wreg_t                   didt_wreg;
2023         /* protects concurrent ENDPOINT (audio) register access */
2024         spinlock_t audio_endpt_idx_lock;
2025         amdgpu_block_rreg_t             audio_endpt_rreg;
2026         amdgpu_block_wreg_t             audio_endpt_wreg;
2027         void __iomem                    *rio_mem;
2028         resource_size_t                 rio_mem_size;
2029         struct amdgpu_doorbell          doorbell;
2030
2031         /* clock/pll info */
2032         struct amdgpu_clock            clock;
2033
2034         /* MC */
2035         struct amdgpu_mc                mc;
2036         struct amdgpu_gart              gart;
2037         struct amdgpu_dummy_page        dummy_page;
2038         struct amdgpu_vm_manager        vm_manager;
2039
2040         /* memory management */
2041         struct amdgpu_mman              mman;
2042         struct amdgpu_gem               gem;
2043         struct amdgpu_vram_scratch      vram_scratch;
2044         struct amdgpu_wb                wb;
2045         atomic64_t                      vram_usage;
2046         atomic64_t                      vram_vis_usage;
2047         atomic64_t                      gtt_usage;
2048         atomic64_t                      num_bytes_moved;
2049         atomic_t                        gpu_reset_counter;
2050
2051         /* display */
2052         struct amdgpu_mode_info         mode_info;
2053         struct work_struct              hotplug_work;
2054         struct amdgpu_irq_src           crtc_irq;
2055         struct amdgpu_irq_src           pageflip_irq;
2056         struct amdgpu_irq_src           hpd_irq;
2057
2058         /* rings */
2059         unsigned                        fence_context;
2060         struct mutex                    ring_lock;
2061         unsigned                        num_rings;
2062         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
2063         bool                            ib_pool_ready;
2064         struct amdgpu_sa_manager        ring_tmp_bo;
2065
2066         /* interrupts */
2067         struct amdgpu_irq               irq;
2068
2069         /* dpm */
2070         struct amdgpu_pm                pm;
2071         u32                             cg_flags;
2072         u32                             pg_flags;
2073
2074         /* amdgpu smumgr */
2075         struct amdgpu_smumgr smu;
2076
2077         /* gfx */
2078         struct amdgpu_gfx               gfx;
2079
2080         /* sdma */
2081         struct amdgpu_sdma              sdma;
2082
2083         /* uvd */
2084         bool                            has_uvd;
2085         struct amdgpu_uvd               uvd;
2086
2087         /* vce */
2088         struct amdgpu_vce               vce;
2089
2090         /* firmwares */
2091         struct amdgpu_firmware          firmware;
2092
2093         /* GDS */
2094         struct amdgpu_gds               gds;
2095
2096         const struct amdgpu_ip_block_version *ip_blocks;
2097         int                             num_ip_blocks;
2098         struct amdgpu_ip_block_status   *ip_block_status;
2099         struct mutex    mn_lock;
2100         DECLARE_HASHTABLE(mn_hash, 7);
2101
2102         /* tracking pinned memory */
2103         u64 vram_pin_size;
2104         u64 gart_pin_size;
2105
2106         /* amdkfd interface */
2107         struct kfd_dev          *kfd;
2108
2109         /* kernel conext for IB submission */
2110         struct amdgpu_ctx       kernel_ctx;
2111 };
2112
2113 bool amdgpu_device_is_px(struct drm_device *dev);
2114 int amdgpu_device_init(struct amdgpu_device *adev,
2115                        struct drm_device *ddev,
2116                        struct pci_dev *pdev,
2117                        uint32_t flags);
2118 void amdgpu_device_fini(struct amdgpu_device *adev);
2119 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
2120
2121 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
2122                         bool always_indirect);
2123 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
2124                     bool always_indirect);
2125 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
2126 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
2127
2128 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
2129 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
2130
2131 /*
2132  * Cast helper
2133  */
2134 extern const struct fence_ops amdgpu_fence_ops;
2135 static inline struct amdgpu_fence *to_amdgpu_fence(struct fence *f)
2136 {
2137         struct amdgpu_fence *__f = container_of(f, struct amdgpu_fence, base);
2138
2139         if (__f->base.ops == &amdgpu_fence_ops)
2140                 return __f;
2141
2142         return NULL;
2143 }
2144
2145 /*
2146  * Registers read & write functions.
2147  */
2148 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), false)
2149 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), true)
2150 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), false))
2151 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), false)
2152 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), true)
2153 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2154 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2155 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
2156 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
2157 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
2158 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
2159 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
2160 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
2161 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
2162 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
2163 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
2164 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
2165 #define WREG32_P(reg, val, mask)                                \
2166         do {                                                    \
2167                 uint32_t tmp_ = RREG32(reg);                    \
2168                 tmp_ &= (mask);                                 \
2169                 tmp_ |= ((val) & ~(mask));                      \
2170                 WREG32(reg, tmp_);                              \
2171         } while (0)
2172 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
2173 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
2174 #define WREG32_PLL_P(reg, val, mask)                            \
2175         do {                                                    \
2176                 uint32_t tmp_ = RREG32_PLL(reg);                \
2177                 tmp_ &= (mask);                                 \
2178                 tmp_ |= ((val) & ~(mask));                      \
2179                 WREG32_PLL(reg, tmp_);                          \
2180         } while (0)
2181 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
2182 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
2183 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
2184
2185 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
2186 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
2187
2188 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
2189 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
2190
2191 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
2192         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
2193          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
2194
2195 #define REG_GET_FIELD(value, reg, field)                                \
2196         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
2197
2198 /*
2199  * BIOS helpers.
2200  */
2201 #define RBIOS8(i) (adev->bios[i])
2202 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
2203 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
2204
2205 /*
2206  * RING helpers.
2207  */
2208 static inline void amdgpu_ring_write(struct amdgpu_ring *ring, uint32_t v)
2209 {
2210         if (ring->count_dw <= 0)
2211                 DRM_ERROR("amdgpu: writing more dwords to the ring than expected!\n");
2212         ring->ring[ring->wptr++] = v;
2213         ring->wptr &= ring->ptr_mask;
2214         ring->count_dw--;
2215         ring->ring_free_dw--;
2216 }
2217
2218 static inline struct amdgpu_sdma_instance *
2219 amdgpu_get_sdma_instance(struct amdgpu_ring *ring)
2220 {
2221         struct amdgpu_device *adev = ring->adev;
2222         int i;
2223
2224         for (i = 0; i < adev->sdma.num_instances; i++)
2225                 if (&adev->sdma.instance[i].ring == ring)
2226                         break;
2227
2228         if (i < AMDGPU_MAX_SDMA_INSTANCES)
2229                 return &adev->sdma.instance[i];
2230         else
2231                 return NULL;
2232 }
2233
2234 /*
2235  * ASICs macro.
2236  */
2237 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
2238 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
2239 #define amdgpu_asic_wait_for_mc_idle(adev) (adev)->asic_funcs->wait_for_mc_idle((adev))
2240 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
2241 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
2242 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
2243 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
2244 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
2245 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
2246 #define amdgpu_asic_get_cu_info(adev, info) (adev)->asic_funcs->get_cu_info((adev), (info))
2247 #define amdgpu_gart_flush_gpu_tlb(adev, vmid) (adev)->gart.gart_funcs->flush_gpu_tlb((adev), (vmid))
2248 #define amdgpu_gart_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gart.gart_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
2249 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
2250 #define amdgpu_vm_write_pte(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (addr), (count), (incr), (flags)))
2251 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
2252 #define amdgpu_vm_pad_ib(adev, ib) ((adev)->vm_manager.vm_pte_funcs->pad_ib((ib)))
2253 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
2254 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
2255 #define amdgpu_ring_test_ib(r) (r)->funcs->test_ib((r))
2256 #define amdgpu_ring_is_lockup(r) (r)->funcs->is_lockup((r))
2257 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
2258 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
2259 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
2260 #define amdgpu_ring_emit_ib(r, ib) (r)->funcs->emit_ib((r), (ib))
2261 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
2262 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
2263 #define amdgpu_ring_emit_semaphore(r, semaphore, emit_wait) (r)->funcs->emit_semaphore((r), (semaphore), (emit_wait))
2264 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
2265 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
2266 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
2267 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
2268 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
2269 #define amdgpu_display_set_vga_render_state(adev, r) (adev)->mode_info.funcs->set_vga_render_state((adev), (r))
2270 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
2271 #define amdgpu_display_vblank_wait(adev, crtc) (adev)->mode_info.funcs->vblank_wait((adev), (crtc))
2272 #define amdgpu_display_is_display_hung(adev) (adev)->mode_info.funcs->is_display_hung((adev))
2273 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
2274 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
2275 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
2276 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
2277 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
2278 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
2279 #define amdgpu_display_page_flip(adev, crtc, base) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base))
2280 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
2281 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
2282 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
2283 #define amdgpu_display_stop_mc_access(adev, s) (adev)->mode_info.funcs->stop_mc_access((adev), (s))
2284 #define amdgpu_display_resume_mc_access(adev, s) (adev)->mode_info.funcs->resume_mc_access((adev), (s))
2285 #define amdgpu_emit_copy_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((ib),  (s), (d), (b))
2286 #define amdgpu_emit_fill_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((ib), (s), (d), (b))
2287 #define amdgpu_dpm_get_temperature(adev) (adev)->pm.funcs->get_temperature((adev))
2288 #define amdgpu_dpm_pre_set_power_state(adev) (adev)->pm.funcs->pre_set_power_state((adev))
2289 #define amdgpu_dpm_set_power_state(adev) (adev)->pm.funcs->set_power_state((adev))
2290 #define amdgpu_dpm_post_set_power_state(adev) (adev)->pm.funcs->post_set_power_state((adev))
2291 #define amdgpu_dpm_display_configuration_changed(adev) (adev)->pm.funcs->display_configuration_changed((adev))
2292 #define amdgpu_dpm_get_sclk(adev, l) (adev)->pm.funcs->get_sclk((adev), (l))
2293 #define amdgpu_dpm_get_mclk(adev, l) (adev)->pm.funcs->get_mclk((adev), (l))
2294 #define amdgpu_dpm_print_power_state(adev, ps) (adev)->pm.funcs->print_power_state((adev), (ps))
2295 #define amdgpu_dpm_debugfs_print_current_performance_level(adev, m) (adev)->pm.funcs->debugfs_print_current_performance_level((adev), (m))
2296 #define amdgpu_dpm_force_performance_level(adev, l) (adev)->pm.funcs->force_performance_level((adev), (l))
2297 #define amdgpu_dpm_vblank_too_short(adev) (adev)->pm.funcs->vblank_too_short((adev))
2298 #define amdgpu_dpm_powergate_uvd(adev, g) (adev)->pm.funcs->powergate_uvd((adev), (g))
2299 #define amdgpu_dpm_powergate_vce(adev, g) (adev)->pm.funcs->powergate_vce((adev), (g))
2300 #define amdgpu_dpm_enable_bapm(adev, e) (adev)->pm.funcs->enable_bapm((adev), (e))
2301 #define amdgpu_dpm_set_fan_control_mode(adev, m) (adev)->pm.funcs->set_fan_control_mode((adev), (m))
2302 #define amdgpu_dpm_get_fan_control_mode(adev) (adev)->pm.funcs->get_fan_control_mode((adev))
2303 #define amdgpu_dpm_set_fan_speed_percent(adev, s) (adev)->pm.funcs->set_fan_speed_percent((adev), (s))
2304 #define amdgpu_dpm_get_fan_speed_percent(adev, s) (adev)->pm.funcs->get_fan_speed_percent((adev), (s))
2305
2306 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
2307
2308 /* Common functions */
2309 int amdgpu_gpu_reset(struct amdgpu_device *adev);
2310 void amdgpu_pci_config_reset(struct amdgpu_device *adev);
2311 bool amdgpu_card_posted(struct amdgpu_device *adev);
2312 void amdgpu_update_display_priority(struct amdgpu_device *adev);
2313 bool amdgpu_boot_test_post_card(struct amdgpu_device *adev);
2314 struct amdgpu_cs_parser *amdgpu_cs_parser_create(struct amdgpu_device *adev,
2315                                                  struct drm_file *filp,
2316                                                  struct amdgpu_ctx *ctx,
2317                                                  struct amdgpu_ib *ibs,
2318                                                  uint32_t num_ibs);
2319
2320 int amdgpu_cs_parser_init(struct amdgpu_cs_parser *p, void *data);
2321 int amdgpu_cs_get_ring(struct amdgpu_device *adev, u32 ip_type,
2322                        u32 ip_instance, u32 ring,
2323                        struct amdgpu_ring **out_ring);
2324 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *rbo, u32 domain);
2325 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
2326 int amdgpu_ttm_tt_set_userptr(struct ttm_tt *ttm, uint64_t addr,
2327                                      uint32_t flags);
2328 bool amdgpu_ttm_tt_has_userptr(struct ttm_tt *ttm);
2329 bool amdgpu_ttm_tt_is_readonly(struct ttm_tt *ttm);
2330 uint32_t amdgpu_ttm_tt_pte_flags(struct amdgpu_device *adev, struct ttm_tt *ttm,
2331                                  struct ttm_mem_reg *mem);
2332 void amdgpu_vram_location(struct amdgpu_device *adev, struct amdgpu_mc *mc, u64 base);
2333 void amdgpu_gtt_location(struct amdgpu_device *adev, struct amdgpu_mc *mc);
2334 void amdgpu_ttm_set_active_vram_size(struct amdgpu_device *adev, u64 size);
2335 void amdgpu_program_register_sequence(struct amdgpu_device *adev,
2336                                              const u32 *registers,
2337                                              const u32 array_size);
2338
2339 bool amdgpu_device_is_px(struct drm_device *dev);
2340 /* atpx handler */
2341 #if defined(CONFIG_VGA_SWITCHEROO)
2342 void amdgpu_register_atpx_handler(void);
2343 void amdgpu_unregister_atpx_handler(void);
2344 #else
2345 static inline void amdgpu_register_atpx_handler(void) {}
2346 static inline void amdgpu_unregister_atpx_handler(void) {}
2347 #endif
2348
2349 /*
2350  * KMS
2351  */
2352 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
2353 extern int amdgpu_max_kms_ioctl;
2354
2355 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
2356 int amdgpu_driver_unload_kms(struct drm_device *dev);
2357 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
2358 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
2359 void amdgpu_driver_postclose_kms(struct drm_device *dev,
2360                                  struct drm_file *file_priv);
2361 void amdgpu_driver_preclose_kms(struct drm_device *dev,
2362                                 struct drm_file *file_priv);
2363 int amdgpu_suspend_kms(struct drm_device *dev, bool suspend, bool fbcon);
2364 int amdgpu_resume_kms(struct drm_device *dev, bool resume, bool fbcon);
2365 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, unsigned int pipe);
2366 int amdgpu_enable_vblank_kms(struct drm_device *dev, unsigned int pipe);
2367 void amdgpu_disable_vblank_kms(struct drm_device *dev, unsigned int pipe);
2368 int amdgpu_get_vblank_timestamp_kms(struct drm_device *dev, unsigned int pipe,
2369                                     int *max_error,
2370                                     struct timeval *vblank_time,
2371                                     unsigned flags);
2372 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
2373                              unsigned long arg);
2374
2375 /*
2376  * vm
2377  */
2378 int amdgpu_vm_init(struct amdgpu_device *adev, struct amdgpu_vm *vm);
2379 void amdgpu_vm_fini(struct amdgpu_device *adev, struct amdgpu_vm *vm);
2380 struct amdgpu_bo_list_entry *amdgpu_vm_get_bos(struct amdgpu_device *adev,
2381                                           struct amdgpu_vm *vm,
2382                                           struct list_head *head);
2383 int amdgpu_vm_grab_id(struct amdgpu_vm *vm, struct amdgpu_ring *ring,
2384                       struct amdgpu_sync *sync);
2385 void amdgpu_vm_flush(struct amdgpu_ring *ring,
2386                      struct amdgpu_vm *vm,
2387                      struct fence *updates);
2388 void amdgpu_vm_fence(struct amdgpu_device *adev,
2389                      struct amdgpu_vm *vm,
2390                      struct amdgpu_fence *fence);
2391 uint64_t amdgpu_vm_map_gart(struct amdgpu_device *adev, uint64_t addr);
2392 int amdgpu_vm_update_page_directory(struct amdgpu_device *adev,
2393                                     struct amdgpu_vm *vm);
2394 int amdgpu_vm_clear_freed(struct amdgpu_device *adev,
2395                                 struct amdgpu_vm *vm);
2396 int amdgpu_vm_clear_invalids(struct amdgpu_device *adev,
2397                                 struct amdgpu_vm *vm, struct amdgpu_sync *sync);
2398 int amdgpu_vm_bo_update(struct amdgpu_device *adev,
2399                         struct amdgpu_bo_va *bo_va,
2400                         struct ttm_mem_reg *mem);
2401 void amdgpu_vm_bo_invalidate(struct amdgpu_device *adev,
2402                              struct amdgpu_bo *bo);
2403 struct amdgpu_bo_va *amdgpu_vm_bo_find(struct amdgpu_vm *vm,
2404                                        struct amdgpu_bo *bo);
2405 struct amdgpu_bo_va *amdgpu_vm_bo_add(struct amdgpu_device *adev,
2406                                       struct amdgpu_vm *vm,
2407                                       struct amdgpu_bo *bo);
2408 int amdgpu_vm_bo_map(struct amdgpu_device *adev,
2409                      struct amdgpu_bo_va *bo_va,
2410                      uint64_t addr, uint64_t offset,
2411                      uint64_t size, uint32_t flags);
2412 int amdgpu_vm_bo_unmap(struct amdgpu_device *adev,
2413                        struct amdgpu_bo_va *bo_va,
2414                        uint64_t addr);
2415 void amdgpu_vm_bo_rmv(struct amdgpu_device *adev,
2416                       struct amdgpu_bo_va *bo_va);
2417 int amdgpu_vm_free_job(struct amdgpu_job *job);
2418 /*
2419  * functions used by amdgpu_encoder.c
2420  */
2421 struct amdgpu_afmt_acr {
2422         u32 clock;
2423
2424         int n_32khz;
2425         int cts_32khz;
2426
2427         int n_44_1khz;
2428         int cts_44_1khz;
2429
2430         int n_48khz;
2431         int cts_48khz;
2432
2433 };
2434
2435 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
2436
2437 /* amdgpu_acpi.c */
2438 #if defined(CONFIG_ACPI)
2439 int amdgpu_acpi_init(struct amdgpu_device *adev);
2440 void amdgpu_acpi_fini(struct amdgpu_device *adev);
2441 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
2442 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
2443                                                 u8 perf_req, bool advertise);
2444 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
2445 #else
2446 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
2447 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
2448 #endif
2449
2450 struct amdgpu_bo_va_mapping *
2451 amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
2452                        uint64_t addr, struct amdgpu_bo **bo);
2453
2454 #include "amdgpu_object.h"
2455
2456 #endif